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INTRODUCCIÓN A LOS µCPICmicro (MICROCHIP)
NMOS similar PIC16C5XPeripherical
InterfaceController
Años 70 GI desarrolló un µP-16bits CP1600, condeficiencias en la I/O
ArizonaMicrochip
PIC
CARACTERISTICASCOMUNES•RISC (Reduced Instrucction Set Code)
•33 Baja gama (PIC 16C5X)•35 Gama media (PIC 16CXXX)•58/77 Gama alta (PIC 17CXXX/18CXXX)
•Arquitectura Pipeline•Arquitectura Harvard
•Memoria Datos 8 bits•Memoria Programas 12/14/16 bits
•Todas la instrucciones:•Ocupan 1 palabra de instrucción (12/14/16 bits)•Ejecución de todas las instrucciones en 2 ciclos (1TCY=4Tclk)•Throughput 1 TCY, excepto saltos que son 2 TCY
•Pila hardware (hardware stack)•Watchdog Timer (WDT)•Power on Reset (POR)•Modo de Bajo consumo (SLEEP)•Lineas E/S de alta corriente (20/25mA). Salida directa sin ‘drivers’•Protección código•Número de serie/Código identificación•Programación
•C = CMOS OTP/EPROM•CR = CMOS ROM•CE = CMOS OTP/EPROM + EEPROM•F = FLASH•HV = High Voltage (15V)•LF = Low Voltage Flash•LC = Low Voltage OTP/EPROM•LCR = Low Voltage ROM
Fetch I#n Fetch I#n+1
Exec I#n
Fetch I#n+2
Exec I#n+1
Fetch I#n+3
Exec I#n+2
Ciclo TCY+1 Ciclo TCY+2 Ciclo TCY+3
Exec I#n-1
Ciclo TCY
clk
Fetch I#n Fetch I#n+1
Exec I#n
Fetch I#j
NOP
Fetch I#j+1
Exec I#j
Ciclo TCY+1 Ciclo TCY+2 Ciclo TCY+3
Exec I#n-1
Ciclo TCY
Ciclo instrucción Ciclo TCY
1 Ciclo instrucción 1TCY= 4 Tclk (Q1, Q2, Q3, Q4):
Arquitectura pipe-line. Ejecución de instrucciones en 2 ciclosThroughput de instrucciones de 1 ciclo, excepto saltos que son 2 ciclos
MOVLW h’F5’
ADDWF FSR,0
MOVWF FSR
CALL h’80’
MOVWF FSR
ADDWF FSR,0
@80h
Arquitectura Harvard. Acceso simultáneo a datos y programa
CPUMemoria
DatosMemoriaPrograma
8 12/14/16
d p
8
12/14/16
2d2p
CPUMemoria
Programa yDatos
m
n
Arquitectura von Newmann
n
2m
Q1 Q2 Q3 Q4
...
FAMILIAS PICmicro
PIC12CXXX
•12-bit/14-bit program word
•Encapsulados 8 pins
•Bajo coste/tamaño
•Arquitectura cerrada
•Vcc de 2.5V
•Pila hardware de 2/8 niveles
•Interrupciones
•1 Timer-8bits + WDT
PIC16C5X
•12-bit program word
•Familia base
•Encapsulados 14/18/20/28 pins
•Solución de menor coste
•Arquitectura cerrada
•Vcc desde 2V hasta 15V
•2 Niveles de Pila hardware
•No interrupciones
•1 Timer-8bits + WDT
PIC16CXXX (16C6X/16C7X/16C8X)
•14-bit program word
•Encapsulados desde 18 a 68 pins
•Prestaciones/Versatilidad medias
•Gran variedad de periféricos on-chip:
Comparadores, PWM, +Timers, Timers-16bits
Convertidores A/D, E2PROM de datos
USART, I2C, USB...
•Interrupciones internas/externas
•8 Niveles de Pila hardware
PIC18FXXX
•enhanced 16-bit program word•Encapsulados de 18 a 100 pins•Muy altas prestaciones (10 MIPS)
•Arquitectura abierta
•Interrupciones vectorizadas(internas y externas)
•Variedad de periféricos on-chip
•32 Niveles de Pila hardware
PIC10FXXX
•12-bit program word
•Encapsulados 6 pins
•Bajo coste/tamaño
•Arquitectura cerrada
•FLASH
•Vcc de 2.5V
•2 Niveles de Pila hardware
•Programación ICSP
•1 Timer-8bits + WDT
•Conversor A/D o Comparador
PIC24FXXX
•Arquitectura de datos 16-bits•Encapsulados de 64 a 100 pins•Muy altas prestaciones (40 MIPS)
•Arquitectura abierta??
•Interrupciones vectorizadas (internasy externas)??
•Variedad de periféricos on-chip
•?? Niveles de Pila hardware
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