XAPP1083 (v1.0.1) 2013 年 6 月 17 日 japan.xilinx.com 1

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概要 このアプリ ケーシ ョ ン ノートでは、10 ギガビッ ト パッシブ光ネッ ト ワーク (XG-PON) 環境で動作する

光回線終端装置 (OLT) 向けの、 ITU.T G987 に準拠するフラ クシ ョナル バース ト ク ロ ッ ク データ リ カ

バリ (BCDR) 回路について説明します。

はじめに XG-PON は、 ITU-T の次世代光アクセス技術です。 XG-PON 環境で最も難しいコンポーネン トの 1 つは、 2.488 Gb/s のバース ト信号に対して実行する BCDR です。

このアプ リ ケーシ ョ ン ノートで説明する完全同期のオーバーサンプ リ ング技術をベース と した BCDR回路は、オーバーサンプリ ング レート要件が最小で、高度にパイプライン化されたオーバーサンプリ ン

グ技術である こ とから、 Kintex®-7 および Virtex®-7 FPGA に最適です。 スピード グレード要件は、

12.44Gb/s で動作する GTX ト ランシーバーのみを対象と しています。

機能 このアプリ ケーシ ョ ン ノートで説明する BCDR 回路には、 次のよ うな特長があ り ます。

• 完全同期デザイン : フラ クシ ョナルな特性を持つ BCDR コアは TX パスと RX パスに異なる基準

クロ ッ クを選択できますが、 送信パスにクロ ッ ク周波数を再利用するこ と も可能です。

• 80 ビッ ト データパス

• 155.52MHz で駆動するシングル ク ロ ッ ク

• 完全にフラ クシ ョナルなデザイン : オーバーサンプリ ング レート とデータ レートの比率は整数ま

たは分数が可能です。 つま り、 このコアはあらゆるレート、 そして基準ク ロ ッ クで動作できます。

推奨される動作条件は、 この比率が 5 です。 デザインのその他の特長は次のとおりです。

• フラ クシ ョナル レベルを動作中にプログラム可能

• フラ クシ ョナルなバース ト データの取得

• 1.244Gb/s および 2.488Gb/s のバース ト動作

• プリ アンブル長をプログラム可能 (最大 32 ビッ ト ) : プリ アンブル長は、 連続する 01 ビッ トの最

小数を認識してプリ アンブルをフラグします。 プリ アンブル長が長い場合は、 複数の連続するプリ

アンブルが BCDR によってフラグされます。 推奨値は 32 です。

• ト ラ ッキング中に無瞬断でプログラム可能な帯域幅 : このコアは、 ペイロード中にジッターを ト

ラ ッキングできます (バース ト エ リ ア外など)。 堅牢性を向上させるために、 ランタイム時にユー

ザーが帯域幅を調整できます。

• バース ト データの取得中に平均化レベルをプログラム可能 (16、 32、 64、 128 ビッ ト ) : 連続する 32ビッ トのプリ アンブルに含まれる統計情報を使用して、 バース ト中の位相予測の精度を上げるこ と

ができます。 この値は、 OLT で指定されたプリアンブル長よ り も少ないビッ ト数になるこ とを推奨

しています。

アプリケーシ ョ ン ノート : 7 シリーズ FPGA

XAPP1083 (v1.0.1) 2013 年 6 月 17 日

XG-PON アプリケーシ ョ ン向けフラクシ ョナル バースト クロック データ リカバリ (BCDR)著者 : Paolo Novellini、 Massimo Chirico

XG-PON ネッ トワークの概要

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XG-PON ネッ トワークの概要

このセクシ ョ ンでは、設計経験が豊富なユーザーを対象と したオプシ ョ ンについて説明します。主に トポロジーの観点から XG-PON アクセス ネッ ト ワークの動作原則について解説します。

図 1 に、 ダウンス ト リーム伝送用の XG-PON アーキテクチャを示します。 OLT が 9.95Gb/s でパッシ

ブ スプリ ッ ターへ 1 つの光データ ス ト リームを送信します。 スプリ ッ ターは、 そのデータ ス ト リーム

を複製して各光ネッ ト ワーク終端 (ONT) へ伝送します。 このダウンス ト リーム データ伝送は連続的な

動作であるため、 ONT はバース ト動作しません。すべての ONT で受信されるデータは同じですが、 ス

ロ ッ ト と して既知の一部のみ各 ONT でデコード されます。

図 2 では、 各 ONT が受信データに重畳されたクロ ッ クを再生してク リーンアップし、 アップス ト リー

ム伝送用に再利用するフローを示しています。アップス ト リームの実効速度は 2.488 Gb/s です。各 ONTは同じ周波数でデータを伝送します。 しかし、 異なる ONT から伝送されるデータは、 まったく制御さ

れていない位相で OLT に到達し、 時間の経過や温度によって大き くばらつきます。 データの衝突を回

避するために、 各 ONT は許可されたタイム スロ ッ ト期間中にのみデータを送信する必要があ り ます。

ONT 間での時分割は、 OLT 媒体アクセス制御 (MAC) 層で制御されます。

X-Ref Target - Figure 1

図 1 : ダウンスト リーム伝送用の XG-PON アーキテクチャ

X-Ref Target - Figure 2

図 2 : アップスト リー伝送用の XG-PON アーキテクチャ

OLT

ONT

ONT

Downstream Direction

ONT

ONT

Data @ 9.95 Gb/s

Data @ 9.95 Gb/s

Data @ 9.95 Gb/s

Data @ 9.95 Gb/s

Data @ 9.95 Gb/s

Opt

ical

Pas

sive

Spl

itterX1083_01_032013

OLTBCDR

ONT

ONT

Upstream Direction

ONT

ONT

Data @ 2.488 Gb/s

Data @ 2.488 Gb/s

Data @ 2.488 Gb/s

Data @ 2.488 Gb/s

Data @ 2.488 Gb/s

Opt

ical

Pas

sive

Spl

itter

X1083_02_032013

XG-PON ネッ トワークの概要

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新しい ONT が OLT へのデータ送信を許可される と、 BCDR がその位相を取得して各バース トの未処

理データを抽出します。各バース トでは、 BCDR が次の動作を実行するために十分な時間が割り当てら

れています。

• サンプリ ング位相を取得する。

• パケッ トの開始/パケッ トの終了を認識し、 パケッ ト境界を判断する。

• ONT にガード タイムを与え、 レーザー光源のオン/オフを切り換える。

• OLT の自動ゲイン イコライザーを有効にして周波数を補正する。

これらの動作によってアップス ト リーム伝送の効率が向上します。 ダウンス ト リーム伝送は、 連続動作

するため、 アップス ト リーム伝送よ りかな り効率性に優れています。 一般に、 アップス ト リームよ り も

ダウンス ト リームで高帯域幅が必要と されるため、 この構造的な性能制限は、 アプリ ケーシ ョ ン要件に

適合しています。 図 3 に、 ダウンス ト リーム とアップス ト リームのデータ フローを示し、 アップス ト

リーム伝送でのみ必要なプリ アンブル部分も示します。 プリ アンブルは、 10 ビッ ト パターンの繰り返

しです。このパターンによって、プ リ アンブルに最大限の統計情報が反映され、全体的なアップス ト リー

ムの効率が高められます。 パターンの長さは、 BCDR がバース ト位相を取得できる十分な値に OLT で設定されます。 図 3 の下部に、 位相の構成例を示します。

注記 : このアプ リ ケーシ ョ ン ノートの BCDR は、 いかなるプ リ アンブル長にも対応できますが、 バー

ス ト位相の取得中に適切な位相情報を提供するには、 プ リ アンブル長を 32 ビッ ト以上に設定するこ と

を推奨します。

X-Ref Target - Figure 3

図 3 : アップスト リームおよびダウンスト リーム伝送用の XG-PON アーキテクチャ

Downstream Direction

Upstream Direction

Preamble

Phase 1

Phase 2

Phase 3

Time

Pac

ket P

hase

Packet 1

Packet 2

Packet 3

ONT 1 ONT 2 ONT 3

OLT

X1083_03_032013

回路の説明

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回路の説明 図 4 に、 BCDR のアーキテクチャおよび関連する入力と出力を示します。 80 ビッ ト幅のデシ リ アライ

ズされたデータが上下に分岐しています。

下方の分岐部分 (ブランチ) は遅延データに対応し、 数値制御型オシレーター (NCO) を継続的に調節し

て、入力されるデータ エッジを ト ラ ッキングします。各未処理サンプルは、 –180度 ～ +180度の位相に

関連付けられます。0 度に最も近い位相 (アイ ダイアグラムの中心に最も近い位置) にある未処理サンプ

ルがサンプル セレクタ ブロッ クで抽出されます。 このブランチでは、標準的な時定数 (プリ アンブル時

間よ り もかな り長い) を使用して位相の変化を ト ラ ッキングします。 このよ うに下方ブランチのループ

は位相変化やジッターを ト ラ ッキングしますが、 バース トは ト ラ ッキングされません。

この遅延エレ メン トによって、 上方のブランチではプリ アンブルを認識でき、 多数の連続するエッジの

位相情報を平均化して位相を予測できます。連続するエッジを 1 つのプリ アンブルと して認識する とす

ぐに、 下方ブランチの NCO が 1 サイクル間制御されて、 新しいパケッ トに揃えられます。 下方ブラン

チの位相検出器にバース トが入力される直前に NCO が調整されるため、 下方ブランチがバース ト位相

に対応する必要はあ り ません。

デバッグ時には、 BURST_EN を 0 に設定してバース ト挿入機能を無効にできます。 これは、 BCDR の特性を示す設定です。詳細は、 7 ページの 「BCDR シ ミ ュレーシ ョ ン テス トベンチ」 を参照してくださ

い。NCO の位相はデバッグ用に PHASE_OUT (15 ～ 0) 信号を介して、シ ミ ュレーシ ョ ンとハード ウェ

アの両方で継続的にモニタ リ ングできます。

X-Ref Target - Figure 4

図 4 : フラクシ ョナル BCDR アーキテクチャの簡略図

PD LPF NCO

DIN

Delay

SampleSelector

DOUT32

Preamble Detector

PhaseDetector

DV32

Fractional BCDR

PAT_MSK

CLK

RST

EN

CENTER_F

Pre

ambl

e P

hase

EN

PL_O

LTR

BURST_EN

PHASE_OUT

VCO_CTRL

Upper Branch

Lower Branch

BurstPhase

X1083_04_051413

BCDR コア ポート

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BCDR コア ポート

表 1 では、 BCDR コアのポートについて説明します。

表 1 : BCDR コアのポート説明

ポート 種類 デフォルト 説明 コ メン ト

CLK IN std_logic N/A ク ロ ッ ク 一般的に SerDes から 155.52MHz の

refclk が必要です。

RST IN std_logic 1 リセッ ト アクティブ Low で動作します。

EN IN std_logic 1 イネーブル ピン BCDR のすべての内部プロセスへ接続さ

れます。 1 に設定します。

DIN IN std_logic_vector(79 ～ 0) N/A データ入力 一般的に、 Msb が最後に入力されます。 7シ リーズ SerDes と同じ規則です。

DOUT32 std_logic_vector(31 ～ 0) N/A データ出力 一般的に、 Msb が最後に入力されます。

データは、 32 ビ ッ ト でグループ化されま

す。

DV32 OUT std_logic N/A 出力データが有効 High のと き、 DOUT32 が有効にな り ま

す。

CENTER_F IN std_logic_vector(36 ～ 0) 1000000000000000000000000000000000000

中心周波数 オーバーサンプ リ ング データ レート と入

力されるデータ レートの割合 (分数) を設

定し ます。 CENTER_F はデフ ォル ト で

h1000000000 に設定されている必要が

あ り ます。

PAT_MSK IN std_logic_vector(5 ～ 0) 100000 パターン マスク 符号なしの 10 進数で、 デフォルト値は 32です。 プリ アンブルで検出するビッ ト数を

BCDR に指定します。

BURST_EN IN std_logic 1 プリ アンブル検出

を駆動

デフォル ト値が 1 のデバッグ信号です。 0に設定されている場合、 バース トは検出さ

れますが、 NCO の位相は調整されません。

BDW IN std_logic_vector(4 ～ 0) 1010 ト ラ ッ キ ン グ帯

域幅

01010 に設定します。1 つ下げるごとに、

ト ラ ッキング時の CDR 帯域幅が 2 倍に

な り ます。

PL_O OUT std_logic N/A バース ト検出 プ リ アンブルが検出されたこ と を示すデ

バッグ信号です。

AVE_SEL IN std_logic_vector(1 ～ 0) 0 平均化レベル パケ ッ ト の開始位相を予測するために使

用するプ リ アンブル ビ ッ ト数を示す符号

なし整数です。

0 : 16

1 : 32

2 : 64

3 : 128

デフォルト値は 0 です。

PHE_BST_DRU OUT std_logic_vector(15 ～ 0) N/A BCDR の下位ブランチが示す位相検出器

エラーです。

PHE_BST_BURST OUT std_logic_vector(15 ～ 0) N/A デバッグ信号。 BCDR で確認された、入力

されるパケ ッ ト の位相プロフ ァ イルを示

します。

PHE_BST_BURST_AVE

OUT std_logic_vector(15 ～ 0) N/A デバッ グ信号。 PHE_BST_DRU と

PHE_BST_BURST の平均を示します。

BCDR コア ポート

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デシ リ アライズ データは、DIN から入力されて DOUT32 から出力されます。出力 DOUT32 は、DV32が 1 の場合にのみ有効です。 CENTER_F は、 入力されるデータ レート FDIN と基準クロ ッ ク FCLK の比率を表し、 式から求められます。

式 1

このアプリ ケーシ ョ ン ノートで説明する例では、 FDIN が 2.488Gb/s、 FCLK が 155.52MHz とな り、 し

たがって CENTER_F はバイナ リ 形式で 1000000000000000000000000000000000000 と な り ま

す。 これは、 オーバーサンプ リ ング レート 5 に相当します。 光モジュールの性能を保証する最小オー

バーサンプリ ング レート と して 5 が選択されています。 PL_O はデバッグ信号で、 BCDR がプ リ アン

ブルを検出する と 1 を出力します。 BURST_EN が 1 (デフォルト ) に設定されている場合のみ、 プ リア

ンブルが検出されたと きに、 予測された位相へ NCO が調整されます。

表 2 に、 BCDR コンポーネン トの VHDL 宣言およびインスタンスを示します。

表 2 : BCDR コンポーネン トの VHDL 宣言およびインスタンス

PHASE_OUT OUT std_logic_vector(20 ～ 0) N/A 電圧制御オシレー

ター (VCO) の位

相を出力

デバッグ信号。各クロ ッ ク サイクルで現時

点での NCO の位相を読み出すこ とが可能

です。位相は、符号付きフォーマッ トの 16LSB に関連します。

LTR IN std_logic 0 基準 ク ロ ッ ク に

ロ ッ ク(Lock-to-Reference)

デバッグ信号。1 に設定された場合、BCDRはデータ ト ラ ッキングを実行しません。た

だ し、 バ ー ス ト 検 出 に 関 し て は

BURST_EN で制御されます。

VCOCTRL OUT std_logic_vector(31 ～ 0) N/A VCO 制御 デバッグ信号。 NCO の制御信号です。

RECCLK OUT std_logic_vector(79 ～ 0) N/A バース ト性の再生

されたクロ ッ ク

デバッグ信号。 12.44Gb/s の SerDes でシ

リ アライズして、 バース ト性の再生された

クロ ッ クを合成できます。

表 1 : BCDR コアのポート説明 (続き)

ポート 種類 デフォルト 説明 コ メン ト

COMPONENT GPON_80PORT( CLK : IN STD_LOGIC; RST : IN STD_LOGIC; EN : IN STD_LOGIC; AVE_SEL : IN STD_LOGIC_VECTOR(1 DOWNTO 0); DIN : IN STD_LOGIC_VECTOR(79 DOWNTO 0); CENTER_F : IN STD_LOGIC_VECTOR(36 DOWNTO 0); BDW : IN STD_LOGIC_VECTOR(4 DOWNTO 0); BURST_EN : IN STD_LOGIC; PAT_MSK : IN STD_LOGIC_VECTOR(5 DOWNTO 0); LTR : IN STD_LOGIC; PL_O : OUT STD_LOGIC; DV32 : OUT STD_LOGIC; DOUT32 : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT_BST_EN : OUT STD_LOGIC; DOUT_BST : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); PHE_BST_DRU : OUT STD_LOGIC_VECTOR(15 DOWNTO 0); PHE_BST_BURST : OUT STD_LOGIC_VECTOR(15 DOWNTO 0); PHE_BST_BURST_AVE : OUT STD_LOGIC_VECTOR(15 DOWNTO0); PHASE_OUT : OUT STD_LOGIC_VECTOR(20 DOWNTO 0); VCOCTRL : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); RECCLK : OUT STD_LOGIC_VECTOR(79 DOWNTO 0));END COMPONENT;

INST_GPON_80: GPON_80 PORT MAP(

CLK => , RST => , EN => , AVE_SEL => , DIN => , CENTER_F => , BDW => , BURST_EN => , PL_O => , PAT_MSK => , DV32 => , DOUT32 => , DOUT_BST_EN => , DOUT_BST => , PHE_BST_DRU => , PHE_BST_BURST => , PHE_BST_BURST_AVE => , PHASE_OUT => , LTR => , VCOCTRL => , RECCLK =>

);

CENTER_FFDIN

FCLK-------------232=

BCDR シミ ュレーシ ョ ン テストベンチ

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BCDR シミ ュレーシ ョ ン テストベンチ

シミ ュレーシ ョ ン環境のセッ トアップ

BCDR シ ミ ュレーシ ョ ン テス トベンチを実行します。

1. ModelSim の作業ディ レク ト リ を simulation フォルダーへ変更します。

2. ModelSim から runsim.do スク リプ ト を実行します。

3. vmap コマンドを使用してスク リプ トに work ライブラ リ をマップします。

4. リ フレッシュします ( リ フレッシュ コマンド )。

シ ミ ュレーシ ョ ン スク リプ トは、 すべてのテス トベンチ ファ イルをコンパイルし、 シ ミ ュレーシ ョ ン

を実行して、 シ ミ ュレーシ ョ ン信号を表す波形を構成します。

シミ ュレーシ ョ ン テスト結果

図 5 に、 BCDR NIDRU (Non-Integer Data Recovery Unit) テス トベンチ アーキテクチャを示します。

シ ミ ュレーシ ョ ン テス トベンチのブロ ッ ク図には、 次のコンポーネン トが含まれます。

• G-PON 相当のパターン ジェネレーター

• ONT で SerDes ト ランス ミ ッ ターをエミ ュレートする理想的なシ リ アライザー

• Lock-to-Reference モードで SerDes レシーバーをエミ ュレートする理想的なデシ リアライザー

• G-PON 相当のパターン チェッカー

• デバッグ用にバース ト的リ カバリ ク ロ ッ クを再生成するオプシ ョ ン部分

実際の SerDes モデルの代わりに理想的なシ リ アライザー /デシ リ アライザーを使用するこ とで、シ ミ ュ

レーシ ョ ン プラ ッ ト フォームに独自性を持たせシ ミ ュレーシ ョ ン時間を短縮します。

図 6 に、 G-PON 相当のフレームの構造を示します。

G-PON 相当のパターン ジェネレーターは、プリ アンブルと SOF (フレームの開始) を先頭に持つフレー

ムを生成します。 SOF の後には、 1 フレームごとに増加して一周して初期値に戻る 16 ビッ トのカウン

ターがあ り ます。 ペイロードは、 断続的 PRBS23 パターンです。

X-Ref Target - Figure 5

図 5 : BURST NIDRU テストベンチ アーキテクチャのブロック図

GPON-likePacket

Generator

IdealDeserializer

BURSTNIDRU(DUT)

GPON-likePacket

Checker

Bit Error

Frame Error

IdealSerializer

Bursty RecoveredClock

Optional Debug Section

IdealSerializer

X1083_05_032813

X-Ref Target - Figure 6

図 6 : バースト NIDRU をテストするための G-PON 相当のフレーム

Preamble Counter Payload(PRBS)SOF EOF

Packet Structure

X1083_06_032013

BCDR シミ ュレーシ ョ ン テストベンチ

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プリ アンブルには 1 と 0 が交互に配置された 48 ビッ トがあ り ます。 パターンの開始は F628F628 に固

定されており、 長さは 32 ビッ ト です。 3 ビッ ト が常に 0 にセッ ト され、 その後の 16 ビッ ト がカウン

ターになり ます。 カウンターがパターンの開始をエ ミ ュレート しないよ うに、 0 がインプ リ メ ン ト され

ています。

注記 : パターンの開始値 F628F628 は、同期デジタル階層 (SDH) 環境において一般的に選択されている

値です。

すべてのビ ッ ト エラーは、 断続的 PRBS23 エラー チェ ッ カーで検出されます。 テス ト ベンチの

dt_burst_check 出力が 0 でない場合は、 少な く と も 1 ビ ッ ト のエラーが検出されたこ とにな り ます。

G-PON 相当のパケッ ト チェ ッカーはフレーム カウンターを使用して、 1 つまたは複数パケッ ト がス

キップされたこ と を認識します。 この状態は、 FRAME_ERR が 1 にパルスされるこ とで示されます。

FRAME_ALIGN は、 常に NOT (FRAME_ERR) を示すため重複信号とな り ます。

BCDR シミ ュレーシ ョ ン信号の説明

表 3 では、 シ ミ ュレーシ ョ ン ウ ィンド ウに表示される信号について説明します。

表 3 : BCDR シミ ュレーシ ョ ン信号

信号名 タイプ 説明

FRAME_ALIGN ビッ ト シーケンス外のパケッ ト が検出される と、 G-PON 相当のパターン

チェッカーによって 1 にセッ ト されます。

PRBES_ERR ビッ ト すべて 0 の場合は、各パケッ トのペイロードにエラーがないこ とを意

味します。

BURST_EN ビッ ト 0 の場合は、 BCDR のバース ト検出機能が無効になり ます。 これはデ

バッグ時の状態です。 この信号は、BCDR コアの BURST_EN 入力へ

直接接続されます。

FR_START ビッ ト G-PON 相当のパケッ ト レシーバーからの信号です。 G-PON 相当の

パケッ ト レシーバーで確認されたフレームの開始を示します。

FR_END ビッ ト G-PON 相当のパケッ ト レシーバーからの信号です。 G-PON 相当の

パケッ ト レシーバーで確認されたフレームの終わり を示します。

FR_NM ビッ ト G-PON 相当のパケッ ト チェッカーで確認されたフレーム数を示しま

す。 スキ ッ プ されたパケ ッ ト は、 常にビ ッ ト エ ラーを生成し

FRAME_ALIGN を一時的に 0 にします。

FR_LOSS ビッ ト 常に NOT (fr_align) を示します。 したがって重複信号になり ます。

DT_IN ビッ ト シ リ アル データ入力です。

RIT_INT 時間 DT_IN に適用された伝搬遅延です。

/INST_G-PON_PSEUDO_GEN/CNT 16 ビッ ト ベクター

G-PON 相当のパケッ ト ジェネレーターで挿入された、 符号なしのパ

ケッ ト数を示します。

/INST_G-PON_PSEUDO_CHECKER/CNT 16 ビッ ト ベクター

G-PON 相当のパケッ ト チェッカーで確認された、 符号なしパケッ ト

数を示します。

EN_HAMMER ビッ ト 1 に設定された場合、 連続して送信されるパケッ トには 0.5UI の位相

差が生じます。

AVE_SEL 2 ビッ ト ベクター

詳細は、 5 ページの表 1 を参照してください。

PHE_BST_DRU 16 ビッ ト ベクター

符号付きの出力です。 BCDR で確認された、入力されるデータの位相

プロファイルを示します。

PHE_BURST_AVE 16 ビッ ト ベクター

PHE_BST_DRU の平均を示します。

DLY_INC 時間 シ リアル入力データへ適用された追加の伝搬遅延を示します。

BCDR シミ ュレーシ ョ ン テストベンチ

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BCDR のシミ ュレーシ ョ ン シーケンス

シ ミ ュレーシ ョ ンは次の 2 つ段階で実行されます。

1. 最大約 1.5ms 間、 デバッグ信号 BURST_EN を 0 にセッ ト します (デバッグ状態)。

2. その後、 1 にセッ ト します (デフォルト )。

図 7 に、バース ト挿入機能が無効に設定された場合の BCDR のビヘイビアーを示します。 BURST_ENが 0 から 1 へ変更するシ ミ ュレーシ ョ ンを拡大表示しています。

左半分のシ ミ ュレーシ ョ ンでは、 バース ト検出機能が無効になっています (デバッグ状態)。 シ ミ ュレー

シ ョ ン画面に赤色表示された位相エラーは、 下方ブランチのト ラ ッキング ループによって、 即座に補正

されてエラーが軽減されています。 ピンク色の ト レースは、 BCDR で確認された入力データの位相プロ

ファイルです。 右半分はプリ アンブル検出器が有効になった状態を示し、 各パケッ トの開始時に、 入力

されるデータの位相に対して NCO が調整されます。 位相エラーは、 ト ラ ッキング ループによって常時

0 付近に維持されます。 このビヘイビアーは、 動作を継続する CDR では容認できますが、 BCDR では

各パケッ トの始めにあるビッ トが不正にデコード される可能性があるため容認されません。

右半分のシ ミ ュレーシ ョ ンは、 BURST_EN = 1 (動作状態) の結果を示しています。 ト ラ ッキング ルー

プがパケッ トの開始で実行されているため、 開始時の位相エラーは最小限に抑えられています。 BCDRの役割は、プリ アンブル ビッ トのみを犠牲にして、パケッ トの全ビッ ト を正確にデコードするこ とです。

BURST_EN が 1 に設定されている場合のみ、 G-PON 相当のパターン チェッカーからの 2 つの信号に

よってビッ ト エラーの検出やフレームの損失の判断が可能になり ます。

• prbs_err : 1 つ以上のビッ ト エラーが検出された場合に 1 にセッ ト されるため、 このビッ トは常に

0 となっているべきものです。

• Packet number : この値は、 時間の経過と共に増加します。 フレームにペイロード (断続的 PRBS)が含まれているため、1 ビッ ト エラーや単純なパケッ ト スキップは、PRBS エラーで認識されます。

カウンターが徐々に増加し、 さ らに prbs_err が 0 の場合は、 システムが正常動作しています。 prbs_errが 0 であるだけではパケッ トが検出されていない可能性があるため、 システムが正常動作している とは

断定できません。 したがって、 パケッ ト数が徐々に増加するこ とは重要なポイン トです。

X-Ref Target - Figure 7

図 7 : バースト検出機能の結果

X1083_07_032013

KC724 ボード上のハードウェア テストベンチ

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シ ミ ュレーシ ョ ンでは、長さの異なる 4 つのパケッ トが 125s ごとに周期的に生成されます。 この情報

はレシーバーで使用されないため、 シ ミ ュレーシ ョ ンではテス トベンチの周期的な性質をそのまま使用

します。

シ ミ ュレーシ ョ ンでは、 遅延が与えられて 4 パケッ トの各グループの始めに 1ps ステップが追加され

ます。 この遅延増加の目的は、 ローカル ク ロ ッ クに対して有効な入力位相すべてをスキャンし、 位相

検出器が 2 に渡って偏るこ とな く動作するよ うにするこ とです。 1ps は 0.9 度または 2.5mUI に相当

します。 入力されるパケッ トの位相プロファ イルは、 時間経過に伴ってゆっ く り と変化します。

最初のパケッ トの位相が各サイ クルで 1ps 増加する一方、2 番目のパケッ トの位相は最初のパケッ トに

対して 0.5UI 後方へシフ ト されます。 このテス トは、 パケッ ト間において最大の位相変化条件と して

0.5UI をレシーバーに与えても、 各フレームがビッ ト エラーなしでキャプチャできるかを検証する こ

とを目的と しています。 これは、 シ ミ ュレーシ ョ ンおよびハード ウェア テス ト中に実施される最も意

義深いテス トです。 したがって、 このアプ リ ケーシ ョ ン ノートではハンマー テス ト と呼びます。

KC724 ボード上のハードウェア テストベンチ

ハードウェア テストベンチのセッ トアップ

implement ディ レク ト リ内に Windows 用の implement.bat と Linux 用の implement.sh スク

リ プ ト があ り ます。 これらのス ク リ プ ト は、 KC724 特性評価ボード に搭載された Kintex-7XC7K325T-3FGG900 デバイス ベースの BCDR レシーバー サンプル デザインをインプ リ メ ン トする

ために必要とな り ます。

FPGA コンフ ィギュレーシ ョ ン ファ イル (tb_hw.bit) はすでに生成されているため、 すぐに使用でき

ます。 フ ァ イルを FPGA へダウ ン ロード した後、 tb_hw.cpj フ ァ イルを使用し て VIO (VirtualInput/Output) モジュールおよび ILA (Integrated Logic Analyzer) コアを使用するよ う ChipScope™ ProAnalyzer を設定できます。

基準クロックのセッ トアップ

このインプ リ メ ンテーシ ョ ンでは、 KC724 特性評価ボードのプログラマブル ク ロ ッ ク ジェネレー

ターで 155.52MHz のク ロ ッ クを生成します。 ChipScope Pro Analyzer を使用してク ロ ッ ク ジェネ

レーターをプログラムする手順は次のとおりです。

1. /superclock2/ の下にあるビッ ト ファ イルおよびコンフ ィギュレーシ ョ ン ファ イルを使用し

て FPGA をプログラムします。

2. VIO コンソールを開きます。

3. 図 8 のよ うにモジュールをコンフ ィギュレーシ ョ ンします。

4. このウ ィンド ウで、すべてのクロ ッ ク ジェネレーター モジュールの出力が 155.52MHz に設定され

ているこ とを確認します。

5. ト ランス ミ ッ ター用に生成された基準クロ ッ クは Quad 115 の refclk1 へ接続します。

6. レシーバー用に生成された基準クロ ッ クは Quad 118 の refclk1 へ接続します。

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注記 : ト ランス ミ ッ ターとレシーバーは共に DC カップルしてバース ト パケッ ト伝送の信頼性を高める

必要があ り ます。

その他のリソース

これらのプローブ信号はコアのデバッグに有効です。

• AH29 の RXUSERCLK2

• AH29 の TXUSERCLK2

• D18 の ASYNC 信号

注記 : SYNC 信号は、 リ アルタイム スコープを ト リガーするために 125s ごとに有効になるパルスで

す。 これらの情報は最上位の UCF ファ イルにすべて抽出し、 ク ロスチェッ クできます。

特性評価ボードのパラ メーター変更には追加の外部クロ ッ クは必要ないため、UCF ファ イルを変更する

のみです。

サンプル デザイ ン フ ァ イル (tb_hw.bit) と 専用の ChipScope Pro プロ ジ ェ ク ト フ ァ イル

(tb_hw.cpj) は、implement ディ レク ト リからロード可能です。図 9 に、参照用と して VIO コンソー

ルを示します。

X-Ref Target - Figure 8

図 8 : Superclock 2 モジュールの設定

Set to 34 and RESET

X1083_08_032013

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BCDR の動作テスト

このセクシ ョ ンでは、 ハード ウェア テス トベンチの構造、 目的、 およびハンマー テス トの実行につい

て説明します。

ハードウェアのセッ トアップ

図 10 に、 ハード ウェア テス トベンチのブロ ッ ク図を示します。

X-Ref Target - Figure 9

図 9 : BCDR テストベンチを制御する ChipScope Pro VIO モジュール

Received Packets

Burst Error Count in Packets

Fractional Ratio refclk/Data Rate

Bandwidth Settings

Preamble Length

Enable Hammer Testing

Enable Burst Detection Ability

Core Reset

Error Insert

Enable LPM

Block Auto LPM

X1083_09_032013

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ハードウェアのセッ ト アップには、G-PON 相当のパターン ジェネレーターおよびチェッカーが含まれ、

180 度のパケッ ト間位相ジャンプを生成できます (EN_HAMMER が 1 に設定されている場合)。

ト ランス ミ ッ ターは、 G-PON 相当のパターンまたは PRBS のいずれかを生成できます。 レシーバーは

両方を照合できます。これらすべては、ChipScope Pro モジュールで制御されます。チェッカーのエラー

出力は、 デザインにすでに組み込まれている ILA モジュールのト リガー信号と して使用可能です。

注記 : 理論的および実用的な PRBS の使用事例については、 『属性が変更可能な PRBS ジェネレーター

およびチェッカー』 (XAPP884) を参照してください。

G-PON 相当のパケッ ト ジェネレーターは 125s ごとに SYNC 信号も生成するため、 これによって リ

アルタイム スコープが ト リガーされ、伝送された各パケッ ト を簡単に確認できるよ うにな り ます。 これ

は FPGA の K39 ピンで可能です。 このサンプル デザインでは、 BCDR レシーバーが Quad 118 のSerDes を使用し、 G-PON-like ト ランス ミ ッ ターが Quad 115 の SerDes を使用しています。 これらの

QPLL は異なる周波数で動作するため、 2 つのクワッ ドが必要です。

ハンマー テストの実行

BCDR 回路のハンマー テス ト実行手順を次に示します。

1. ト ランス ミ ッ ターを リセッ ト : ト ランス ミ ッ ターの QPLL リセッ ト信号をパルスし、 次に TXREST をパルスします。 その後、 TXRESETDONE が High に遷移します。 TX RESET 信号の制御

および TXRESETDONE 信号のモニタ リ ングは、 ChipScope Pro Analyzer で行われます。

2. レシーバーを リセッ ト : レシーバーの QPLL リセッ ト信号をパルスし、 次に RX RESET をパルス

し ます。 その後、 RXRESETDONE が High に遷移し ます。 RX RESET 信号の制御および

RXRESETDONE 信号のモニタ リ ングは、 ChipScope Pro Analyzer で行われます。

3. PRBS を送信 : RES_N をパルスします。 これですべてのテス トベンチがリセッ ト されます。 GT トランシーバーは、 このリセッ ト信号の影響を受けません。

4. EN_PURE_PRBS を 1 に設定 : スコープで PRBS 信号が 2.488Gb/s で送信されているこ とを確認

します。

5. LPM イコライザーを有効に設定し、 自動適応機能を無効に設定 :

a. VIO コンソールで LPM_EN を 1 に設定します。 ChipScope Pro Analyzer で永久的に 1 に設

定するこ と も可能です。

X-Ref Target - Figure 10

図 10 : BCDR ハードウェア テストベンチのブロック図

DOUT32

DV32

EB_PURE_PRBS

80 bit

64 bitE

xter

nal L

oopb

ack

RX

TX

155.52 MHz

155.52 MHz

FR_ALIGN

PRBS_ERR_BST

PRBS_ERR

CENTER_F

SYNC

BCDR Core

FractionalBCDR

GTX @12.44 Gb/s

GTX @9.95 Gb/s

GPON-likePacket

Generator

PRBS23 Gen

GPON-likePacket Checker

PRBS23 Checker

X1083_10_051413

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b. LPM_LF_OVDR_EN = LPM_HF_OVDR_EN = 1 に設定し、 レシーバー イコライザーが確実

に一定のレベルになるよ うにします。

c. ILA で PRBS_CHECK 信号をモニタ リ ングし、 PRBS が正常に受信されているかを確認しま

す。 このと き、 エラーがないこ とを確認します。

d. PRBS ループバッ ク テス ト を実行して、 ボードが BCDR 回路テス ト を開始できるよ うに準備

します。

注記 : BCDR はすでに動作していますが、上位ブランチではデータ ス ト リームのプリアンブル

を検出しません。

e. EN_PURE_PRBS を 0 に設定し、 バース ト パターンをオンにします。

注記 : 9 ページの 「BCDR のシ ミ ュ レーシ ョ ン シーケンス」 で説明した とお り、

PACKET_NUMBER が徐々に増加し、BURST_ERROR_COUNTER がカウン ト しなければ、 こ

のデモンス ト レーシ ョ ンは正常に動作しているこ とにな り ます。 BURST_ERROR_COUNTERを 0 にリセッ トする場合は、ChipScope Pro Analyzer VIO の RESET_BUSRT_COUNT をパルス

してください。

6. ハンマー テス ト を有効/無効に設定 : ト ランス ミ ッ ターが可変長バース ト を送信します。各パケッ ト

には断続的 PRBS が含まれているため、 ビッ ト エラーが生じた り、 パケッ トの開始が検出されな

い場合は即座にバース ト チェッカーがエラーを示します。 長期テス ト用には、 エラー カウンター

が提供されています。

a. EN_HAMMER を使用してハンマー テス ト を有効または無効に設定します。 BURST_EN でBCDR のバース ト を ト ラ ッキングする機能を有効にします。 BURST_EN を 1 に設定し、ハン

マー テス ト中にエラーが生じないよ うにします。

b. ChipScope Pro Analyzer の plot ウ ィ ンド ウで、 入力されるパケッ トの位相プロファ イルや

BCDR の予想された位相を ト ラ ッキングします。 ハンマー テス トが無効の場合、 バース ト データの取得機能のオン/オフに関係なく、 BCDR がエラーなしで実行されます。

BCDR テスト結果の解析

こ こでは、 表示された測定結果のスク リーン シ ョ ッ ト を用いて、 BCDR 動作およびテス ト結果につい

てわかりやすく説明します。

注記 : このセクシ ョ ンでは、 ト レースおよびラインを赤色や青色で表示するスク リーン技術を用いて説

明しています。わかりやすいよ うに、 このアプリ ケーシ ョ ン ノート をカラー表示またはカラー印刷で参

照して ください。

BURST_EN を 0 に設定した場合

図 11 に、BURST_EN が 0、帯域幅が 1010 に設定された場合に測定されたパケッ ト位相および BCDR位相エラーを示します。青色のラインは、 BCDR で測定された入力されるパケッ トの位相プロファ イル

です。 縦軸上では、 1,024 ステップが 360 度に相当します。 5 倍オーバーサンプラーの場合、 分解能は

72 度に制限されます。

KC724 ボード上のハードウェア テストベンチ

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4 つのパケッ トが測定されています。各パケッ トの SOP (パケッ トの開始) が示されています。パケッ ト

1 とパケッ ト 2 の間、 およびパケッ ト 2 とパケッ ト 3 の間には 180 度の位相ジャンプがあ り ます。 これ

は、位相プロファイルで確認できます。 EN_HAMMER が 0 に設定される場合は、位相ジャンプがなく

な り、 青色のラインがフラ ッ トになるこ とが予想されます。

BURST_EN が 0 に設定された場合、BCDR はバース ト を検出 (各パケッ ト の開始点で PL_O が 1 になる ) しますが、 NCO をプ リ セッ ト しません。 このため、 赤色で表示された位相エラーがパケッ ト開

始時点で大き く現れ、 BCDR によって徐々に修正されています。 この急激な変化は赤色のラ インで確

認でき、 これは下方ブランチにある位相検出器出力の位相エラーです。 時定数は、 BDW ポート で数

値制御されます。

たとえば、図 12 は図 11 と同じ測定法を表していますが、帯域幅が 1011 に設定されているため、CDR帯域幅が半分に減少しています。

X-Ref Target - Figure 11

図 11 : 位相パケッ ト (青色) および BCDR 位相エラー (赤色) — BURST_EN は 0、 帯域幅は 1010

Phase Profile

SOP 1 SOP 2

SOP 3 SOP 4

Phase Error (BDW = 1010)

SOP 1 SOP 2

SOP 3 SOP 4

X1083_11_032013

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BURST_EN を 1 に設定した場合

図 13 は、ハンマー テス ト を実施した場合に、BCDR で位相エラーが確認されない状況を示しています。

これは、 プリ アンブルが検出される とすぐに、 内部 NCO がクロ ッ クの 1 サイクル以内に予測されたパ

ケッ ト位相の開始点へ調整されるためです。 したがって、 連続するパケッ トには BCDR の下方ブラン

チで補正される位相ジャンプがあ り ません。

図 11 および図 12 はシステム エラーが生じやすい状態です。一方、図 13 の場合、 エラーが生じるこ と

はあ り ません。

X-Ref Target - Figure 12

図 12 : パケッ ト位相 (青色) および BCDR 位相エラー (赤色) — BURST_EN は 0、 帯域幅は 1011

Phase Profile

SOP 1 SOP 2

SOP 3 SOP 4

Phase Error (BDW = 1011)

SOP 1 SOP 2

SOP 3 SOP 4

X1083_12_032013

X-Ref Target - Figure 13

図 13 : パケッ ト位相 (青色) および BCDR 位相エラー (赤色) — BURST_EN および HAMMER_TEST は 1

Phase Profile

SOP 1 SOP 2 SOP 3 SOP 4

Phase Error (BDW = 1011)

SOP 1 SOP 2 SOP 3 SOP 4

X1083_13_032013

リファレンス デザイン

XAPP1083 (v1.0.1) 2013 年 6 月 17 日 japan.xilinx.com 17

図 14 は図 13 を拡大表示して 3 つのパケッ トのみを示しています。青色と赤色の測定ラインは、図で示

すよ り も ノ イズが大き くなる場合があ り ます。このサンプリ ング ノ イズは、フ リー ランニング オーバー

サンプラーとデータ エッジの相対位相に依存し、 必然的に生じる ものです。 サンプ リ ング ノ イズは、

オーバーサンプリ ングの分解能よ り も小さい限り、 望まし くない動作と して判断しません (5 倍の場合、

分解能は 0.2UI)。

リファレンス デザイン

このアプ リ ケーシ ョ ン ノートの リ ファレンス デザイン ファ イルは、 次のサイ トからダウンロードでき

ます。

https://secure.xilinx.com/webreg/clickthrough.do?cid=343154

表 4 に、 リ ファレンス デザインの詳細を示します。

X-Ref Target - Figure 14

図 14 : 図 13 の拡大表示 (SOP 4 は非表示)

Phase Profile

Phase Error(BDW = 1010)

SOP 1 SOP 2 SOP 3

X1083_14_032013

表 4 : リファレンス デザインの詳細

パラメーター 説明

全般

開発者 Paolo Novellini、 Massimo Chirico

ターゲッ ト デバイス (ステッピング レベル、 ES、 プロ

ダクシ ョ ン、 スピード グレード )Kintex-7 および Virtex-7 デバイス

ソース コードの提供 あ り (NGC 部分的)

ソース コードの形式 VHDL

既存のザイ リ ンクス アプリ ケーシ ョ ン ノート / リ ファレ

ンス デザイ ン、 CORE Generator™ ツール、 サード

パーティからデザインへのコード /IP の使用

あ り

シミ ュレーシ ョ ン

論理シ ミ ュレーシ ョ ンの実施 あ り

タイ ミ ング シ ミ ュレーシ ョ ンの実施 なし

論理およびタイ ミ ング シ ミ ュレーシ ョ ンでのテス トベ

ンチの利用

あ り

テス トベンチの形式 VHDL

使用したシ ミ ュレータ /バージ ョ ン ModelSim SE 10.0C またはそれ以降

リファレンス デザイン

XAPP1083 (v1.0.1) 2013 年 6 月 17 日 japan.xilinx.com 18

表 5 に、 デバイス使用率の詳細を示します。

SPICE/IBIS シ ミ ュレーシ ョ ンの実施 なし

インプリ メンテーシ ョ ン

使用した合成 ツール/バージ ョ ン XST 14.4

使用したインプ リ メンテーシ ョ ン ツール/バージ ョ ン ISE® Design Suite 14.4 またはそれ以降

スタティ ッ ク タイ ミ ング解析の実施 あ り

ハードウェア検証

ハードウェア検証の実施 あ り

使用したハード ウェア プラ ッ ト フォーム KC724 特性評価ボード

表 5 : デバイス使用率の詳細

パラメーター 仕様/値

デバイス使用率 (テス トベンチなし) スライス レジスタ 10,990

スライス LUT 13,418

DSP48 11

RAMB36E1 0

BUFG 0

MMCM 0

GTXE2_CHANNEL 0

デバイス使用率 (テス トベンチあ り ) スライス レジスタ 14,028

スライス LUT 16,339

DSP48 11

RAMB36E1 257

BUFG 9

MMCM 2

GTXE2_CHANNEL 2

テス トベンチ用の特性評価ボード KC724 特性評価ボード、 rev. A またはそれ以降

ターゲッ ト シ リ コン Kintex-7 デバイス、 -3 スピード グレード

Virtex-7 デバイス、 -2 または -3 スピード グレード

表 4 : リファレンス デザインの詳細

パラメーター 説明

まとめ

XAPP1083 (v1.0.1) 2013 年 6 月 17 日 japan.xilinx.com 19

まとめ BCDR 回路は、 オーバーサンプリ ング レート要件が最小で、 高度にパイプライン化されたオーバーサ

ンプリ ング技術であるこ とから、 Kintex-7 および Virtex-7 FPGA に最適です。 スピード グレード要件

は、 12.44Gb/s で動作する GTX ト ランシーバーのみを対象と しています。

改訂履歴 次の表に、 この文書の改訂履歴を示します。

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日付 バージョ ン 内容

2013 年 6 月 14 日 1.0 初版

2013 年 6 月 17 日 1.0.1 リ ファレンス デザインのダウンロード URL を修正。