Sistemas Digitales

Mario Medina C. 1

Bloquesestandarizados

Mario Medina C.mariomedina@udec.cl

Ms all de las puertas lgicasz Complejidad creciente de diseos hace

necesario buscar nuevos niveles de abstraccin por sobre las puertas discretasz Funciones ms complejas, sin aumentar las

conexiones externasz Alternativas de mayor escala de integracinz MSI (Medium-Scale Integration)z LSI (Large-Scale Integration)

Implementaciones alternativas

z Implementaciones alternativas de funcionesbooleanasz Uso de bloques estandarizadosz Codificadores y decodificadoresz Multiplexores y demultiplexores

z Implementaciones ASICz Alternativas Programablesz PLA/PALz Memorias ROM

Bloques estandarizadosz Semi-sumadorz Sumador completoz Sumador con

propagacin de acarreo

z Sumador con acarreo anticipado

z Comparador

z Codificadorz Decodificadorz Multiplexor z Demultiplexor

Circuito semi-sumador

1

0

0

0Cout

011

101

110

000SumaBA

Circuito sumador completo

1

1

1

0

1

0

0

0Cout

0110

1010

1100

0000

1

1

1

1

Cin

111

001

010

100

SumBA

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Circuito sumador completo Circuito sumador completo

z Construido con dos semi-sumadores

Sumadores en paralelo

z Sumador de 2 bits

Sumador paralelo de 4 bits

Sumador paralelo de 4 bits (74LS283)

Retardos de propagacin, 74LS283

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Sumador paralelo de 8 bits Sumador paralelo de 16 bits

z 4 sumadores paralelos de 4 bits en cascadaz Retardo de propagacin aumenta linealmente

Retardo de propagacin, sumador de 4 bits

Sumador de anticipacin de acarreo

z Llamado tambin carry-lookahead adderz Acarreo puede serz Generado: si entradas A y B a un sumador son 1

Cg = AB

z Propagado: si el acarreo de entrada Cin se refleja en un acarreo de salida, lo que ocurre si al menos una de las entradas es 1 y Cin es 1Cp = A + BCout = Cg + CpCin

Acarreos generados y propagados

generado propagado propagado propagado

Sumador de anticipacin de acarreo

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Circuito de anticipacin de acarreo

Circuito comparador de 4 bits 7485

Circuitos comparadores en cascada Codificadores

z Bloque de 2n entradas y nsalidasz Se llama codificador 2n-a-n

o de n bitsz Transforma la nica

entrada activa a algncdigo (Binario, Gray, BCD, etc.)

====

e.o.c 0i)k 0(xy 1Ey 1 xsi i

z ki

Codificadores

z Slo una entrada puede estar activa a la vezz Entrada E es una seal de control, no de

datosz Habilita o deshabilita el bloquez Deshabilitacin deja todas las salidas en alto o

bajo, dependiendo de la lgica definida para el bloque

Codificador de prioridades

z Codifica la entrada de mayor prioridad queest activaz Puede haber ms de una entrada activa a la vez

z Necesario establecer prioridad entre lasentradas

z Salida adicional indica si no existen entradasactivadas

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Codificador de prioridades

z Salidas abc codifica entrada activa de mayor prioridadz Entrada y7 tiene mayor prioridad que y0

z Salida d indica que hay una entrada activay0 y1 y2 y3 y4 y5 y6 y7 a b c d0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 X 1 0 0 0 0 0 0 0 0 1 1 X X 1 0 0 0 0 0 0 1 0 1 X X X 1 0 0 0 0 0 1 1 1 X X X X 1 0 0 0 1 0 0 1 X X X X X 1 0 0 1 0 1 1 X X X X X X 1 0 1 1 0 1 X X X X X X X 1 1 1 1 1

Codificador de prioridades 74LS148z 8 entradas activas bajasz 3 salidas activas bajasz HPRI: entrada de ms

alto valor tiene prioridad

z EI: activacin activa bajaz EO y GS: salidas activas

bajas para conexin en cascada

Codificador de prioridades 16-a-4 en cascada Decodificadores

z Bloque de n entradas y 2nsalidasz Se llama decodificador n-a-2nz Funcin inversa a codificadorz Activa una de las salidas en

funcin del valor de las entradasz Dems salidas inactivas o

complementadasz Seales de salida mutuamente

excluyentes ===

e.o.c 01Ey i xsi 1

zi

Implementacin decodificador2-a-4 Decodificador 3-a-8

z Implementacin usa 8 ANDs de 3 entradas

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Ejemplo: decodificador 4-a-10 para BCD 8421

Decodificador para dgitosBCD 8421

Salidas activas bajas

Ejemplo: decodificador 4-a-10

Decodificador 4-a-16 74LS154

Salidas y activacin activas baja

Decodificador 5-a-32 usando decodificadores 4-a-16

Implementaciones alternativascon decodificadores

z Implementar funciones f1 y f2 con decodificador 4-a-10, salida activa bajaf1 = m1 + m2 + m4f2 = m4 + m7 + m9

z Reescribiendof1 = (m1m2m4)f2 = (m4m7m9 )

Multiplexores o selectoresz Bloque de 2n entradas de datos,

n entradas de control y 1 sealde salidaz Tambin se debe aadir la seal

de habilitacin E

z Si el bloque est habilitado, la seal de control s seleccionauna de las entradas para ser dirigida hacia la salida 210c sssc , xY

1E Si==

=

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Operacin de un multiplexor2-a-1

z Multiplexor 2-a-1z Escoge la entrada basada en seal de controlz Z = A*I0 + A*I1

Multiplexores 2n-a-12n entradasn seales de control

Multiplexor 8-a-1

z Entradas I0 a I7z Seales de control abc

Multiplexor de 8 entradas 74LS151

Multiplexor 16-a-1 usando multiplexores 8-a-1 Multiplexor de datos

Multiplexor cudruple con entradas y salidas de bus de 4 bits

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Multiplexor de 2 entradas cudruple 74LS157

Demultiplexores o distribuidoresz Funcin inversa al multiplexorz Bloque de 1 entrada, 2n salidas

de datos, n entradas de controlz Adems de la seal de

habilitacin Ez Si el bloque est habilitado, la

seal de entrada es enviada a la salida seleccionada mediante la seal de control s

z Las salidas son mutuamenteexcluyentes

====

ci o 0E si 0ci e 1E six

zi

Demultiplexores o distribuidoresz Notar la similitud entre las descripciones de

un demultiplexor y un decodificadorz Usados adecuadamente sus operaciones son

intercambiablesz De hecho, los fabricantes clasifican los

demultiplexores como demultiplexers/decoders

Demultiplexor 4-a-16z Decodificador 4-a-16

74154 puede ser usado tambin como demultiplexorz Usar entradas como lneas

de seleccin de datosz Usar habilitacin como

entrada de datos

Implementaciones alternativascon multiplexoresz Describiendo un multiplexor de 2 y 4 entradas

mediante una tabla de verdad, podemos escribirsus funciones de transferencia como

10 IA I Az += 3210 I BA I BA I B A I B Az +++=

Implementaciones alternativascon multiplexoresz En forma general

z Esto corresponde a una expresin en minitrminosz Representacin en dos niveles (AND-OR)

z Expresin general de un multiplexor de n:1 indica que stos pueden ser utilizados comogeneradores de minitrminosz Ms que un selector, es un bloque de propsito

general

=

=1-2

0kkk

n

Imz

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Implementaciones alternativascon multiplexores

zMultiplexor puede implementar unatabla de verdad en forma directaz Ejemplo

7620 mmmmC)B,F(A, +++=

Ejemplo de implementacin

6531012 mmmm)A,A,F(A +++=

Implementaciones alternativascon multiplexoresz Cualquier funcin de n variables puede

implementarse en forma directa con un MUX de 2n-a-1 z El nmero de entradas a un MUX suele ser

limitadoz Comercialmente no se fabrican con muchas

entradas

Implementaciones alternativascon multiplexoresz Ejemplo: implementar la siguiente funcin

con un MUX de 4-a-1F(A, B, C) = ABC + ABC + ABF(A, B, C) = AB(C) + AB(C) + AB(0) + AB(1)

1111 10110101 00010110

1010 01001000 FCBA

0

C

1

Implementaciones alternativascon multiplexoresz Metodologa general (particionar la funcin)z Seleccionar n-1 variables como entradas de

control z Variable restante se usar como entradaz Cada combinacin de las n-1 variables define 2 filas

de la tabla de verdadz Si la variable restante se mantiene constante en

0 o 1, la entrada asociada ser 0 o 1z Si la variable cambia su valor, la entrada ser la

variable como tal o su complemento

Implementaciones alternativascon multiplexoresz Implementar con un MUX de 8:1 la funcin

F(A, B, C, D) = m(0, 1, 3, 6, 7, 8, 11, 12, 14)

z El mtodo es general para msvariables, pero las entradasseran funcin de las variables que no se definen como de controlz Requiere uso de bloques lgicos en

las entradas

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Otro ejemplo

)15,13,12,10,8,7,6,5,2,1(D) C,B,F(A, = m

Implementaciones alternativascon multiplexoresz Implementar un MUX de 8:1 conz 2 MUX de 4:1 y un MUX de 2:1z 4 MUX de 2:1 y un MUX de 4:1

Implementaciones alternativas: demultiplexor

z Cualquier funcin de n variables puede implementarse con un demultiplexor de nentradas de control y puertas ORz Cada combinacin de entradas selectoras

corresponde a un minitrmino de una funcinz Todas las salidas que corresponden a un

minitrmino se usan como entradas a un OR que calcula la funcin final

Implementaciones alternativascon demultiplexorz Implementar las siguientes

funciones con un demultiplexor de 8 salidas

F(A, B, C) = m(0, 2, 3, 7)G(A, B, C) = ABC + ABC

+ ABC

Implementaciones alternativasz Circuitos integrados comerciales imponen

limitantes a nmero de entradas disponiblesz Inclusin de entradas de control, como la de

habilitacin E, permite interconectar jerrquicamente distintos bloques para formar bloques ms grandesz Un MUX de 32-a-1 puede implementarse con 4

MUX de 8:1 y un decodificador de 2-a-4z Decodificador 5:32 puede implementarse con 1

decodificador de 2:4 y 4 decodificadores de 3:8

Fan-Out y buffers

z Una salida de compuerta lgica slo se puede conectar a un nmero limitado de otras entradasz Limitacin de implementacin

z Bufferz No modifica el valor lgico de la entradaz Mejora las caractersticas elctricas de la salidaz Permite aumentar el fan-out

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Fan-Out y buffers

z Funcin bufferz F = Cz Permite

conectar msentradas a la salida

Conectando salidas

z No se pueden conectar directamente dos salidas

Buffers de 3 estados

z Buffer que asla la entrada de la salidaz Si B es 1, C = Az Si B es 0, A y C no estn conectados

z 3er estado es alta impedancia (Z)

Buffer de 3 estadosz Tipos de buffers de 3 estadosz Salidas activa alta/bajaz Control activo alto/bajo

Circuitos con buffers de 3 estados

z Construyendo un multiplexor de 2-a-1 con buffers de 3 estadosz Ntese que salidas de buffers estn conectadas

directamente!z Si B = 0, D = Az Si B = 1, D = CD = AB + BC

Construyendo circuitos con buffers de 3 estadosz Si BD = 00, F = Z (alta impedancia)z Si BD = 01, F = Cz Si BD = 10, F = Az Si BD = 11, Error! z Conflicto entre las salidasz Debe garantizarse queBD nunca ser 11

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Buffers de 3 estados comoalternativas a MUXes

z Sumador de 4 bits Sum = (EnA*A + EnB*B + EnC*C + EnD*D) + Ez Slo una entrada de habilitacin activa a la vez

Lneas bidireccionalesutilizando buffers de 3 estadosz Terminal bidireccional

construido con buffer de 3 estadosz Si buffer est activo,

terminal corresponde a salida del circuito

z Si buffer est inactivo, terminal corresponde a entrada al circuito

Entrada

Salida Terminal

Enable

Bus de datos bidireccional