Apuntes de Sistemas Digitales 3° 2013 _ Version de multicopiado _

Fundacin DUOC UC Liceo Politcnico Andes Especialidad de Electrnica

Apuntes de 3 Medio

Especialidad de Electrnica.

Sistemas Digitales

Profesor : Rbinson Maldonado A. . Alumno : _____________________________________________ Curso : 3 ___

Stgo 2013.-


Estimado Alumno el siguiente apunte es un complemento para el

desarrollo de tus clases de electrnica Digital; en l encontraras,

informacin que ser desarrollada por el profesor durante las clases,

al termino de cada contenido encontraras una gua de ejercitacin, la

cual te servir para consolidar los conocimientos adquiridos, tambin

encontraras la respuesta que entrega cada ejercicio. Dicha gua y su

respuesta sern trabajados en clase, de acuerdo a las indicaciones

entregadas por el profesor.

Este material ser de suma importancia, que junto a tu cuaderno los

debes portar siempre al momento de realizar tus clases durante el ao.

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Especialidad : Electrnica. Gua de Teora de Sistemas Digitales Nivel : 3 medio . Prof. : Rbinson Maldonado A

Bibliografa necesaria como texto de consulta para la asignatura de Sistemas Digitales.-

1. Electrnica Digital Moderna ( J.M. Angulo) ; Madrid ; Paraninfo 1988, 1996. 2. Electrnica Digital Fundamental ( A. Hermosa Donate ); Barcelona; Marcombo

1997. 3. Electrnica Digital Bsica ( J. A. Dempsey ); Mxico D.F: ; Alfaomega 1996. 4. Circuitos Electrnicos Digitales I ( F. Ruiz Vassallo ) 5. Circuitos Electrnicos Digitales II ( F. Ruiz Vassallo ) 6. Problemas de Electrnica Digital ( F. Ojeda Cherta ) 7. Fundamentos de Electrnica Digital ( C. Blanco Viejo ); Madrid; Thomson

2005. 8. Manual de Prcticas de Electrnica Digital ( E. Mandado); Barcelona ;

Marcombo 1984. 9. Enciclopedia de Electrnica Moderna Tomos 5 y 6; ( J.M. Angulo ); Madrid;

Paraninfo. 10. Electrnica Digital ( Lus Miguel Cuesta Garca ); Madrid; Mc Graw - Hill. 11. Problemas Resueltos de Electrnica Digital ( Javier Garca Zubia ); Madrid;

Thomson 2003 NOTA : RECUERDE QUE TODOS ESTOS TEXTOS SE ENCUENTRAN DISPONIBLES

EN LA BIBLIOTECA DEL LICEO O VISITA EL SITIO WEB http://biblioteca.duoc.cl .

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RED DE CONTENIDOS DE 3 MEDIO .- I UNIDAD : Sistemas de Mediana escala de Integracin .

Clasificacin de los circuitos integrados digitales .- Clasificacin de los sistemas MSI:

Operadores Aritmticos ( sumadores y restadores binarios )

Conversores de Cdigo ( BCD, Aiken, Biquinario, Gray, etc )

Comparadores de Magnitud, ( comparadores Binarios )

Codificadores y Decodificadores .

Multiplexores y Demultiplexores .

II UNIDAD : Sistemas Secuenciales .

Biestables . Flip -Flop .

R S J K T D

Contadores

Sincrnicos Asincrnicos

Registros de desplazamiento

SISO SIPO PIPO PISO

Autmatas Secuenciales

Generadores de Secuencia Detectores de Secuencia

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I UNIDAD : Sistemas de mediana escala de integracin ( MSI ).-

II UNIDAD : Sistemas Secuenciales .-

INDICE DE CONTENIDOS PARA APUNTES DE 3 MEDIO .

CONTENIDOS . N de pagina . Sistemas de Mediana escala de Integracin 1

Operadores Aritmticos ( sumadores y restadores binarios )... 2 Gua de trabajo N 1 ( Operadores Aritmticos Binarios )... 11 Conversores de cdigos .. 12 Gua de trabajo N 2 ( Cdigos Binarios ) ... 24 Gua de trabajo N 3 ( Cdigos Detectores de Error y Correctores de Error ). 27 Comparadores de Magnitud Binarios . 30 Codificadores y Decodificadores . 37 Gua de Trabajo N3 (Codificadores y Decodificadores) 49 Multiplexores y Demultiplexores ..... 54 Gua de Trabajo N4 (Multiplexores y Demultiplexores) 60 Sistemas Secuenciales .... 62 Construccin de un Flip - Flop 64 Resumen de Flip Flop ..... 72 Gua de Trabajo N 5 (Sistemas Secuenciales flip -Flop) ... 74 Contadores Binario 76 Registros de Desplazamiento . 84 Sistemas Detectores de Secuencia 89 _____________________________________________________________________________________ Rbinson Maldonado A. [email protected] Sistemas Digitales II. Marzo 2013.-

Fundacin DUOC UC Liceo Politcnico Andes Especialidad de Electrnica CONTENIDOS . N de pagina . Laboratorio N 1 ( Operatoria Aritmtica Binaria ) .. 96 Laboratorio N 2 ( Conversores de Cdigo ) ........ 98 Laboratorio N 3 ( Codificadores y Decodificadores ) ..... 102 Laboratorio N 4 ( Multiplexores y Demultiplexores ) ..... 105 Laboratorio N 5 ( Contadores Digitales ) ........ 108 Laboratorio N 6 ( Registros de Desplazamiento ) ....... 111 Apndice 1 ( El Circuito Integrado 555 ) .... 113 ( Circuito esquemtico de la distribucin interna del 555) .. 114 ( Descripcin de pines o terminales ) ... 115 ( Operacin Monoestable ) ...... 118 (Operacin Astable ) ... 120 ( Circuitos de aplicacin del Timer 555 ) 124 Apndice 2 ( Hojas de Datos del 74 LS 00 ) . 126 ( Hojas de Datos del 74 LS 02 ) .. 131 ( Hojas de Datos del 74 LS 04 ) .. 133 ( Hojas de Datos del 74 LS 08 ) .. 135 ( Hojas de Datos del 74 LS 32 ) .. 137 ( Hojas de Datos del 74 LS 42 ) .. 139 ( Hojas de Datos del 74 LS 47 ) .. 142 ( Hojas de Datos del 74 LS 74 ) .. 145 ( Hojas de Datos del 74 LS 76 ) .. 147 ( Hojas de Datos del 74 LS 83 ) .. 149 _____________________________________________________________________________________ Rbinson Maldonado A. [email protected] Sistemas Digitales II. Marzo 2013.-

Fundacin DUOC UC Liceo Politcnico Andes Especialidad de Electrnica CONTENIDOS . N de pagina . ( Hojas de Datos del 74 LS 85 ) .. 152 ( Hojas de Datos del 74 LS 86 ) .. 155 ( Hojas de Datos del 74 LS 90 92 93 ) .. 157 ( Hojas de Datos del 74 LS 147 148 748 ) .... 163 ( Hojas de Datos del 74 LS 151 ) .... 168 ( Hojas de Datos del 74 LS 154 ) .... 171 ( Hojas de Datos del 74 LS 164 ) .... 174 ( Hojas de Datos del 74 LS 190 - 191 ) ...... 177 ( Hojas de Datos del 74 LS 192 - 193 ) ...... 184 ( Hojas de Datos del 74 LS 194 ) .... 191 ( Hojas de Datos del 74 LS 266 ) .... 195 ( Hojas de Datos del 74 LS 283 ) .... 197 ( Hojas de Datos del 74 LS 373 - 374 ) ... 201 ( Hojas de Datos del 555 ) ....... 204 ( Hojas de Datos del 7805 ) ..... 214 Apndice 3 ( Solucin de Gua de trabajo N 1 ) . 224 ( Solucin de Gua de trabajo N 2 ) .. 226 ( Solucin de Gua de trabajo N 3 ) .. 232 ( Solucin de Gua de trabajo N 4 ) .. 235 ( Solucin de Gua de trabajo N 5 ) .. 241 _____________________________________________________________________________________ Rbinson Maldonado A. [email protected] Sistemas Digitales II. Marzo 2013.-

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I UNIDAD : Sistemas de mediana escala de Integracin

( MSI ).-

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I UNIDAD : Sistemas de mediana escala de integracin ( MSI ).-

SISTEMAS DE MEDIANA ESCALA DE INTEGRACION ( MSI ).-

Clasificacin de los circuitos integrados digitales .- Las tcnicas de fabricacin de circuitos integrados han evolucionado extraordinariamente, siendo capaces hoy en da de integrar en una oblea de silicio ms de 500.000 componentes por centmetro cuadrado. Los circuitos integrados digitales se clasifican, en funcin de su densidad de integracin, en los siguientes grupos:

Circuitos SSI : (Circuitos de baja escala de integracin). Son aquellos que contienen un mximo de 10 compuertas lgicas o 100 transistores.

Circuitos MSI : (Circuitos de mediana escala de integracin). Son aquellos que contienen entre 10 y100 compuertas lgicas o de 100 a 1.000 transistores.

Circuitos LSI : (Circuitos de alta escala de integracin). Son aquellos que contienen entre 100 y 1.000 compuertas lgicas o de 1.000 a 10.000 transistores.

Circuitos VLSI : (Circuitos de muy alta escala de integracin). Son aquellos que contienen mas de 1.000 compuertas lgicas o mas de 10.000 transistores .

En este periodo nos ocuparemos de los circuitos que pertenecen a la escala mediana de integracin o

MSI (Mdium Size Integration). Dentro de los sistemas MSI estos se clasifican en :

Operadores Aritmticos ( sumadores y restadores binarios )

Conversores de Cdigo ( BCD, Aiken, Biquinario, Gray, etc )

Comparadores de Magnitud, ( comparadores Binarios )

Codificadores y Decodificadores .

Multiplexores y Demultiplexores . 1

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OPERADORES ARITMETICOS BINARIOS : SUMADOR / RESTADOR DE CUATRO BIT ( 7483 ). La suma binaria puede realizarse de dos formas diferentes . Pueden utilizarse sumadores serie o paralelo . Un sumador serie opera de la misma forma en que se realiza una suma manual . Primero se suma la columna del 1, despus la del 2 mas el acarreo, y as sucesivamente . La suma en serie tarda en realizarse gran cantidad de tiempo si se suman nmeros binarios grandes . Sin embargo, la suma en paralelo es muy rpida . En la suma en paralelo, todas las palabras binarias (una palabra es un grupo de bits de una longitud dada, como 4, 8 o 16) que se van a sumar aplicndose a las entradas simultneamente y logrndose la suma de forma casi inmediata . Los sumadores serie son ms sencillos, pero ms lentos . Los sumadores paralelos son ms rpidos, pero tienen circuitos lgicos ms complejos . Dado que la suma binaria se resuelve mediante un proceso semejante al que se realiza en el sistema decimal para efectuar este tipo de operacin matemticas . En la Tabla siguiente se recogen todos los casos posibles de suma de dos bits . El arrastre o acarreo ( en ingles carry) obtenido al operar con dos bits es la cantidad que hay que aadir a la suma de cifras o dgitos de orden superior .

B A Carry 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1

Tabla N 1. Suma binaria de dos nmeros de un solo bit.

Si nos fijamos en el circuito elemental que se muestra en la figura siguiente podremos comprobar que, mediante las dos compuertas lgicas que lo constituyen, es posible obtener los resultados de las funciones y Carry, a partir de los valores de las variables A y B de la Tabla anterior. Este circuito recibe el nombre de semisumador y permite sumar dos nmeros binarios de un solo bit cada uno. Sin embargo, no puede sumar los bits de arrastre cuando stos se generan en operaciones de ms de una cifra. Esta es la razn por la que se le denomina semisumador. Mas adelante analizaremos un circuito conocido como sumador total, capaz de resolver la operacin de tres bits, es decir, los dos de cada uno de los sumandos y el de acarreo, si es que se genera en la suma anterior.

Figura N 1. Semisumador.

2



El circuito de la figura siguiente es conocido como sumador total o sumador completo, por que, en

sus tres entradas admite los dos sumandos A y B, de un solo bit cada uno, y el bit de acarreo Carry, el cual pasaremos a llamar Cin, procedente de la suma anterior . Sus dos salidas y Carry de salida Cout suministran el valor de la suma y el acarreo que se pueda producir en la operacin .

Figura N 2 . Sumador Total o Sumador Completo .

En la tabla siguiente aparecen todos los valores que pueden adquirir y Cout . Las

funciones obtenidas se han simplificado para representar el circuito solamente con compuertas OR exclusivas ( la funcin ) y con NAND ( la funcin de Cout ) .

Cin B A Cout 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1

Tabla N 2 . Tabla de verdad de un sumador total .

Al aplicar mapas de Karnaugh para reducir las funciones se obtiene : F( ) = 1, 2, 4, 7 F ( Cout ) = 3, 5, 6, 7

Mapa N 1 . Funcin de sumatoria .

3


BA cin 0 0 0 1 1 1 1 0

0 1 1

1 1 1


Aplicando lgebra de Bolee .

Para la funcin de Acarreo de salida ( Carry Out ), nos queda :

Mapa N 2 . Funcin de Acarreo .

Las funciones reducidas de los mapas de Karnaugh son :

4


BA cin 0 0 0 1 1 1 1 0

0 1

1 1 1 1


Las funciones del sumador completo de 1 bit, quedan implementadas de la forma siguiente :.

Figura N 3 . Sumador Total o Sumador Completo .

En la figura N 4 se muestra un sumador paralelo de 4 bits. Se utilizan un semisumador (HA) y tres sumadores completos (FA) . Observar que el HA de la parte superior suma la columna del 1( A1 y B1). La columna del 2 utiliza un sumador completo . El FA del 2 suma A2 y B2 mas en acarreo del HA del 1 . Observar que la lnea de acarreo va desde Co del semisumador hasta Cin del segundo sumador . Los sumadores del 4 y 8 tambin son sumadores completos . La salida de suma () de cada sumador se conecta a un indicador de suma en la parte inferior derecha de la figura N 1 .

Figura N4 . Sumador paralelo de 4 bits.

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Fundacin DUOC UC Liceo Politcnico Andes Especialidad de Electrnica Suponer que se suman los nmeros binarios 1111 y 1111 con el sumador paralelo mostrado en la figura N 4. Tan pronto como estos nmeros se apliquen a las ocho entradas de la izquierda en los indicadores de salida de suma aparecer la salida 11110 ( decimal 30 ). Este sumador paralelo est limitado a 4 bits de entrada. Al circuito pueden conectarse ms sumadores completos para las posiciones de 16, 32, etc. Como con la suma, la resta puede hacerse con restadores serie o paralelo. La Figura N 5 representa un diagrama familiar de un restador paralelo de 4 bits. Sus conexiones son bastantes similares a la del sumador paralelo de 4 bits que se acaba de estudiar . Los dos nmeros de 4 bits se muestran en la parte superior izquierda de la Figura N 5. Observar que B4 B3 B2 B1 ( sustraendo ) se resta de A4 A3 A2 A1 ( minuendo ). La diferencia entre estos nmeros aparecer en los indicadores de salida de diferencia situados en la parte inferior derecha de la Figura N 5 .

Figura N 5. Restador paralelo de 4 bits .

La columna del 1 en la figura N 5 utiliza un semirestador (HS). Las columnas del 8, 4 y 2 utilizan restados completos (FS). Cada una de las salidas Di de los restadores est conectada a un indicador de salida para mostrar la diferencia. Las lneas de prstamos conectan la salida Bo de un restador a la entrada Bin del siguiente bit ms significativo. Las lneas de prstamos siguen la pista de los muchos prstamos de la resta binaria . Si se fuesen a restar nmeros superiores a cuatro bits, se aadiran ms restadores completos al circuito . Los FS se aadiran usando el mismo patrn mostrado en la figura N 4 . Este restador paralelo acta sobre las entradas y da la diferencia casi inmediata.

6 Rbinson Maldonado A. [email protected] Sistemas Digitales II. Marzo 2013.-


Al comparar el sumador paralelo de cuatro bits con el restador, puede verse que los circuitos son similares (vanse Figuras N 4 y 5 ). En la prctica, los sumadores completos se compran en forma de CI en lugar de construirlos a partir de las compuertas lgicas. En efecto, algunos sumadores y unidades lgicos-aritmticos (ALU) ms complicadas pueden conseguirse en forma de CI. Normalmente, la unidad sumadora se muestra como el smbolo de bloque de la figura N 6. Este smbolo lgico es realmente el diagrama de un CI comercial Sumador Completo de 4 Bits, 7483 . Tambin podra ser el smbolo para el sumador paralelo de 4 Bits de la Figura N 4 si la entrada de acarreo (Cin) estuviese a la izquierda del smbolo. Las entradas A1 y B1 son las entradas de los LSB (bits menos significativos). Las conexiones A4 y B4 son las entradas de los MSB (bits ms significativos) . Es comn conectar Cin (entrada de acarreo) a GND cuando no est conectada a ningn sumador paralelo precedente.

Figura N 6 . Sumador paralelo de 4 bits .

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Fundacin DUOC UC Liceo Politcnico Andes Especialidad de Electrnica UTILIZACION DE SUMADORES PARA LA RESTA Con cambios menores, los sumadores paralelos pueden utilizarse para realizar sustracciones binarias. El sumador paralelo de 4 bits de la figura N 4 puede modificarse ligeramente para formar un circuito restador. En la figura N 7 aparece un circuito restador paralelo de 4 bits . Observar que se utilizan cuatro sumadores completos ( FA ) y que los datos que van a cada entrada B, de los sumadores completos, estn invertidos . Finalmente, observe que la entrada Cin al FA del 1 ( sumador completo de la parte superior de la figura N 7 ) esta en un nivel Alto . El circuito restador paralelo de 4 bits mostrado en la figura N 7 restara el sustraendo ( B4, B3, B2 B1 ) del minuendo ( A4, A3 A2 A1 ) .

Figura N 7. Restador paralelo utilizando 4 sumadores completos .

La teora de operacin del circuito mostrado en la figura N 7 esta basada en una tcnica matemtica especial esbozada . El problema propuesto consiste en restar en binario 1110 el 0111 . El problema se resuelve en la parte superior , utilizando la sustraccin, tradicional, decimal y binaria . Los tres pasos que siguen detallan cmo se resolvera el problema de la sustraccin, utilizando sumadores y un sustraendo en complemento A2 .


No olvides el complemento A2 en C in


Pasos a seguir para resolver el problema ejemplo . Paso 1 . Cambiar el sustraendo a su forma de complemento A2 . Slo el sustraendo debe convertirse a su

equivalente en complemento A2. Primero el numero binario 0111 se cambia a su forma en complemento A1 ( 1000 ) y despus se suma 1 para formar el complemento A2 ( 1000 + 1 = 1001 ).

Paso 2 . Sumar el minuendo al sustraendo en complemento A2 . El minuendo original se suma al

sustraendo en complemento para obtener un resultado temporal ( 1110 + 1001 = 10111, en este ejemplo) .

Paso 3 . No considerar el bits de mayor valor ( MSB ) . Se descarta el MSB, solo indica el signo de la

operacin ( 0 suma, 1 resta ), y los 4 bits restantes indican el resultado de la resta binaria . Para este caso dicho resultado 0111 .

Los circuitos sumador y restador paralelo de 4 bits de las figuras anteriores parecen casi idnticos . Estos circuitos pueden combinarse para formar un circuito sumador / restador, como el de la figura N 8 .

Figura N 8 . Circuito sumador / restador de 4 bits .

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El circuito sumador / restador paralelo de 4 bits de la figura N 8 tiene una entrada adicional denominada de CONTROL DE MODO. Si esta entrada est en el nivel BAJO ( 0 lgico ), las cuatro compuertas XOR no tienen efecto en el dato de las entradas B ( el dato pasa a travs de las compuertas XOR y no es invertido ) . La entrada Cin al FA del 1 es mantenida en el nivel BAJO, lo cual hace que funcione como un semisumador . En los indicadores de salida de la parte inferior derecha aparecer una suma de 4 bits . Cuando la entrada de CONTROL DE MODO del circuito sumador / restador de la figura N 8 est en el nivel ALTO ( 1 lgico ), las cuatro compuertas XOR actan como inversores. Se invierte el sustraendo (B4, B3, B2, B1 ) . La entrada Cin al FA del 1 esta en ALTA, lo que es lo mismo que sumar +1 al sustraendo en complemento A1 . LA diferencia aparecer en la parte inferior derecha de la figura N 8 en forma binaria .


Fundacin DUOC UC Liceo Politcnico Andes Especialidad de Electrnica Gua de trabajo N 1

Operadores Aritmticos Binarios .

I. Realice la siguientes sumas o restas binarias, para ello utilice el de convenio de bit de signo y complemento A2 .

a.- 1111101010100 e.- 110100100100

+ 111101010100 - 101010010 b.- 0001101010100 f.- 10101000000

+ 100000010100 - 1010010 c.- 111111 g.- 1010001011111 101010100 100000000

+ 111101010100 - 11111000011 d.- 10100100000000 h.- 1010011101011 1010100 1100001 + 111111010010111 - 1111111011

II. Disee un sumador completo de 3 bits, que realice la suma de dos palabra de 3 bits cada una, implemntelo utilizando compuertas lgicas ( no necesariamente NAND ).

III. Disee un Restador completo de 3 bits, que realice la Resta de dos palabra de 3 bits cada una ,

implemntelo utilizando compuertas lgicas ( no necesariamente NAND ).

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IMPORTANTE : Esta gua debe ser copiada por cada alumno en su cuaderno y resuelta en este . De forma que cuando sea revisada las observaciones sern hechas en este .


CONVERSORES DE CODIGOS . Cdigos Binarios .-

La informacin que haya de ser procesada mediante circuitos digitales, o transmitida de una unidad a otra, debe ser previamente codificada . En general, un Cdigo es un conjunto de de unidades de informacin relacionadas de forma sistemtica y binica con otro conjunto de signos y smbolos segn unas determinadas reglas de traduccin fijadas de antemano . Los cdigos que se utilizan en los sistemas digitales son binarios, es decir, combinaciones de unos y ceros . La informacin que se puede codificar no se limita exclusivamente, a cantidades numricas sino que se extiende a signos operativos, letras, instrucciones, etc. Cuando decamos anteriormente que el numero 9 se representa en sistema binario como 1001 , debe entenderse que el numero 9 se codifica de esa manera para ser aplicada la informacin a un circuito lgico . Cuando establecemos una relacin anloga entre los nmeros 0, 1, 2, 3, 4, 5, etc., y un conjunto de combinaciones binarias como la indicada, estamos creando uno de los mltiples cdigos posibles .

Los cdigos ms comunes, utilizados para convertir cantidades numricas en decimal son :

Binario Natural BCD ( Decimal Codificado en Binario ) Natural Exceso de tres Aiken

Veremos su estructura y composicin seguidamente, y comprobaremos sus ventajas e

inconvenientes, cuando abordemos la suma y la resta binaria . En muchas ocasiones es necesario utilizar cdigos alfanumricos que conviertan nmeros, letras,

signos e instrucciones . El ms utilizado es el ASCII . Por otra parte, cuando la informacin deba ser transmitida , es conveniente utilizar cdigos que

verifique la veracidad de la comunicacin detectando el error, en caso de producirse, o incluso corrigindolo. Los cdigos detectores mas utilizados son los de paridad . Tambin son comunes otros conocidos como 2 entre 5 y 2 entre 7 o Biquinario . En estos dos ltimos casos, las combinaciones estn formadas por cinco y siete bits, respectivamente; de todos ellos, en ambos casos, solamente dos son unos .

Los cdigos ms usuales que se emplean para corregir un dato numrico mal transmitido son los de

la familia Hamming .

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Fundacin DUOC UC Liceo Politcnico Andes Especialidad de Electrnica Cdigos Binarios Natural .

Consiste simplemente en representar, por el sistema de equivalencia, cualquier numero decimal ( Base diez ) mediante la combinacin binaria correspondiente .

Familia de los Cdigos BCD

Como ya se a indicado, esta familia de cdigos es la ms utilizada para representar informacin numrica .

Para codificar un numero decimal mediante este sistema se presenta por separado cada una de

sus cifras . La cantidad de bits necesaria para representar cada cifra es cuatro . Con ellos se pueden efectuar 24 = 16 combinaciones distintas . Como en el sistema decimal el numero de caracteres diferentes es igual a diez ( del 0 al 9 ), siempre quedaran seis combinaciones inutilizadas .

La diferencia entre los cdigos de esta familia, natural, exceso de tres y aiken, reside en las

diez ( de las diecisis ) combinaciones distintas que emplea cada uno de ellos .

Cdigo BCD . En BCD natural se utilizan , en orden creciente, las diez primeras combinaciones ; este cdigo es de tipo ponderado, por lo tanto, tambin se le conoce como 8421.

Tabla N 3 . Tabla de cdigo BDC natural .

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Sistema Decimal BCD natural 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1

Fundacin DUOC UC Liceo Politcnico Andes Especialidad de Electrnica Cdigo Exceso de tres .

En BCD exceso de tres no se utilizan ni las tres primeras ni las tres ultimas; en consecuencia, esta formado por las diez combinaciones intermedias desde 0011 hasta 1100, en donde a este cdigo se le denominado exceso de tres, ya que, se obtiene del valor correspondiente del BCD despus de la adicin de 3.

Tabla N 4 . Tabla de cdigo BDC exceso de tres . Cdigo Aiken .

El BCD Aiken se emplean las cinco primeras y las cinco ultimas; en consecuencia, esta formado por diez combinaciones ; este cdigo esta dentro de la categora de los cdigos ponderados de ah que a este cdigo tambin se le denomine 2421, otra caracterstica de este cdigo es la propiedad espejo invertido que aparece desde la combinacin 5 en adelante .

Tabla N 5 . Tabla de cdigo BDC Aiken .


Sistema Decimal BCD exceso de tres 0 0 0 1 1 1 0 1 0 0 2 0 1 0 1 3 0 1 1 0 4 0 1 1 1 5 1 0 0 0 6 1 0 0 1 7 1 0 1 0 8 1 0 1 1 9 1 1 0 0

Sistema Decimal BCD Aiken 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 1 0 1 1 6 1 1 0 0 7 1 1 0 1 8 1 1 1 0 9 1 1 1 1


Cdigo Biquinario .

Es un cdigo en el que cada digito representa un peso determinado, usando siempre una longitud constante de 7 bit, tal como se indica en la tabla N 6 . El nombre de Biquinario se deriva de que sus expresiones se pueden dividir en dos partes: uno Bi, que consta de los dos primeros bit y otra quinaria que incluye los restantes . Observe la tabla siguiente que los dos bit, de la izquierda se emplean para indicar si el numero esta por encima o por debajo de cinco .

Tabla N 6 . Tabla de cdigo Biquinario .

Ejemplo de conversin de Cdigos . a) ( 2 8 1 3 )10 = ( 0010 1000 0001 0011 ) BCD b) ( 3 2 2 9 )10 = ( 0110 0101 0101 1100 ) XS 3 c) ( 1 7 2 4 )10 = ( 0001 1101 0010 0100 )Aiken d) ( 1 0 2 9 )10 = (0100010 0100001 0100100 10 10000 ) Biquinario

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Sistema Decimal Biquinario 0 0 1 0 0 0 0 1 1 0 1 0 0 0 1 0 2 0 1 0 0 1 0 0 3 0 1 0 1 0 0 0 4 0 1 1 0 0 0 0 5 1 0 0 0 0 0 1 6 1 0 0 0 0 1 0 7 1 0 0 0 1 0 0 8 1 0 0 1 0 0 0 9 1 0 1 0 0 0 0


Cdigo Gray .

Hay muchas versiones del cdigo Gray pero todas tienen una caracterstica en comn . Para hexadcimal se utiliza el cdigo Gray, el cual es un cdigo reflejado y no ponderado . La ventaja de este cdigo reflejado sobre los otros cdigos es que un numero en el cdigo reflejado cambia solo por un bit conforme proceda de un numero al siguiente, tal como se muestra en la tabla N 7 .

Sistema Hexadecimal Gray

0 0 0 0 0 1 0 0 0 1 2 0 0 1 1 3 0 0 1 0 4 0 1 1 0 5 0 1 1 1 6 0 1 0 1 7 0 1 0 0 8 1 1 0 0 9 1 1 0 1 A 1 1 1 1 B 1 1 1 0 C 1 0 1 0 D 1 0 1 1 E 1 0 0 1 F 1 0 0 0

Tabla N 7 . Tabla de cdigo Gray . Es muy empleado el cdigo Gray, hay diversos tipos de decodificadores de tipo electromecnico que requiere un cdigo en el que cambia un solo bit cada vez . La razn de estos se comprende si por ejemplo, en el cdigo binario se pasa del 3 al 4, significa que el numero 0011 se pasa al numero 0100, lo que representa un cambio de tres bits simultneamente, imposible disear un dispositivo mecnico tal como un juego de interruptores, que puede cambiar en poco tiempo la alimentacin de varias lnea a la vez de forma sincronizada . La complejidad que requiere el circuito necesaria para realizar un operacin elemental, como la suma, en cdigo Gray es la desventaja mas destacable y la razn de su escaso uso . Un numero decimales puede pasar a cdigo Gray convirtiendo primero a binario y Lugo comenzando con el Bit de menos peso comparando cada vez cada digito binario con el siguiente Ejemplo de conversin de Cdigos . a) ( 2 E 1 A )16 = ( 0011 1001 0001 1111 ) Gray b) ( 3 F F 9 )16 = ( 0010 1000 1000 1100 ) Gray c) ( 1 B 2 C )16 = ( 0001 1110 0011 1010 ) Gray

16



Ejemplo :

Disear un conversor de cdigo de BCD a Gray.

Figura N 9. Diagrama de bloques de

CONVERSOR DE CODIGO BCD A GRAY . Paso N 1 . Tabla de verdad

Entradas en BCD Salidas en Gray N D C B A f ( D ) f ( C ) f ( B ) f ( A ) 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 0 1 0 4 0 1 0 0 0 1 1 0 5 0 1 0 1 0 1 1 1 6 0 1 1 0 0 1 0 1 7 0 1 1 1 0 1 0 0 8 1 0 0 0 1 1 0 0 9 1 0 0 1 1 1 0 1 10 1 0 1 0 1 1 1 1 11 1 0 1 1 1 1 1 0 12 1 1 0 0 1 0 1 0 13 1 1 0 1 1 0 1 1 14 1 1 1 0 1 0 0 1 15 1 1 1 1 1 0 0 0

Tabla N 8 . Tabla de verdad del conversor de cdigo BCD a Gray . Paso N 2 . Construccin de Mapas De Karnauhg .

Para f ( A ) se tendr : f ( A ) = ( 1,2,5,6,9,10,13,14 )

Mapa N 3 . Funcin de f (A) .

Funcin simplificada : BABABAAf )( 17



Para f ( B ) se tendr : f ( B ) = ( 2,3,4,5,10,11,12,13 )

Mapa N 4 . Funcin de f (B) .

Funcin simplificada : CBCBCBBf )(

Para f ( C ) se tendr : f ( C ) = ( 4,5,6,7,8,9,10,11 )

Mapa N 5 . Funcin de f (C) .

Funcin simplificada : DCDCDCCf )(

Para f ( D ) se tendr : f ( D ) = ( 8,9,10,11,12,13,14,15 )

Mapa N 6 . Funcin de f (D) .

Funcin simplificada : DDf )( 18



Figura N 10. Circuito de un conversor de cdigo BCD a Gray .



Cdigo de Paridad .

Los cdigos de paridad se forman aadiendo un bit mas a los de la familia BCD . Pueden ser

de paridad par o impar . En el primer caso, el numero de unos, incluido el de paridad, debe ser par y en el segundo caso impar . En la tabla N 8 se muestra, como ejemplo, el cdigo de paridad impar formado a partir del BCD exceso tres .

El bit de paridad se genera mediante un circuito combinacional muy sencillo denominado

generador de paridad, que se construye con compuertas Or-Exclusiva . La deteccin se realiza comprobando ( mediante un circuito detector, formado por compuertas Or-Exclusiva ) que el numero de unos en cada combinacin es siempre par o impar, segn el caso .

Sistema Decimal BCD exceso de tres Paridad impar.

Cdigo a enviar

0 0011 1 1 0011 1 0100 0 0 0100 2 0101 1 1 0101 3 0110 1 1 0110 4 0111 0 0 0111 5 1000 0 0 1000 6 1001 1 1 1001 7 1010 1 1 1010 8 1011 0 0 1011 9 1100 1 1 1100

Tabla N 9 . Tabla de cdigo de paridad impar construido con el BDC exceso tres .

Generador de paridad impar :

Figura N 11. Circuito Generador de paridad

Impar .

Tabla N 10 . Tabla de cdigo del generador de paridad Impar construido con el BDC

exceso tres .


Entradas BCD exceso de tres

D C B A

Salida paridad Impar .

0 0 1 1 1 0 1 0 0 0 0 1 0 1 1 0 1 1 0 1 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1


Cdigo ASCII .

El cdigo ASCII ( American Standard Code for Information Interchange ) permite representar cifras decimales, caracteres alfabticos, signos especiales y diversas ordenes de control para perifricos ( impresoras, pantallas, etc.) . En la tabla N 10, se muestra el cdigo ASCII formando por ocho bits, de los cuales el de la izquierda es un bit de paridad . El bit b7 es el mas significativo o de mayor peso de la combinacin . En consecuencia, el formato queda constituido de la siguiente manera :

P b7 b6 b5 b4 b3 b2 b1

b7 0 0 0 0 1 1 1 1 b6 0 0 1 1 0 0 1 1

b5 0 1 0 1 0 1 0 1 b4 b3 b2 b1 0 1 2 3 4 5 6 7 0 0 0 0 0 0

NUL 16

DLE 32

SP 48

0 64

@ 80

P 96

112

p

0 0 0 1 1 1 SOH

17

DC1 33

49

1 65

A 81

Q 97

a 113

q

0 0 1 0 2 2 STX

18

DC2 34

50

2 66

B 82

R 98

b 114

r

0 0 1 1 3 3 ETX

19

DC3 35

# 51

3 67

C 83

S 99

c 115

s

0 1 0 0 4 4 EOT

20

DC4 36

$ 52

4 68

D 84

T 100

d 116

t

0 1 0 1 5 5 ENQ

21

NAK 37

% 53

5 69

E 85

U 101

e 117

u

0 1 1 0 6 6 ACK

22

SYN 38

& 54

6 70

F 86

V 102

f 118

v

0 1 1 1 7 7 BEL

23

ETB 39

55

7 71

G 87

W 103

g 119

w

1 0 0 0 8 8 BS

24

CAN 40

( 56

8 72

H 88

X 104

h 120

x

1 0 0 1 9 9 HT

25

EM 41

) 57

9 73

I 89

Y 105

i 121

y

1 0 1 0 10 10 LF

26

SUB 42

* 58

74

J 90

Z 106

j 122

z

1 0 1 1 11 11 VT

27

ESC 43

+ 59

75

K 91

107

k 123

1 1 0 0 12 12 FF

28

FS 44

, 60

76

L 92

\ 108

l 124

1 1 0 1 13 13 CR

29

GS 45

- 61

77

M 93

109

m 125

1 1 1 0 14 14 SO

30

RS 46

. 62

78

N 94

110

n 126

1 1 1 1 15 15 SI

31

US 47

/ 63

79

O 95

111

127 DEL

Tabla N 11 . Tabla de cdigo ASCII de 7 bits . 21



Cdigo Hamming .

Los cdigos correctores proporcionan el lugar que ocupa el bit errneo . Mediante el circuito adecuado se puede corregir automticamente el fallo detectado en la informacin recibida . Se utilizan, fundamentalmente, en procesos industriales .

El cdigo corrector ms utilizado es el Hamming , en el cual cada combinacin esta formada

por siete bits y para su construccin se parte tambin de los cdigos de la familia BCD . En la tabla N 11 aparece el cdigo Hamming formado a partir del BCD natural .

b7 b6 b5 b4 b3 b2 b 1

0 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 2 0 0 1 1 0 0 1 3 0 0 1 1 1 1 0 4 0 1 0 1 0 1 0 5 0 1 0 1 1 0 1 6 0 1 1 0 0 1 1 7 0 1 1 0 1 0 0 8 1 0 0 1 0 1 1 9 1 0 0 1 1 0 0

Tabla N 12 . Tabla de cdigo Hamming, formado a partir del BCD natural.

Las columnas b7, b6, b5 y b3 corresponden al cdigo BCD natural . Las b1, b2 y

b4 se construyen de forma que en cada una de las siguientes combinaciones el numero de unos sea par :

b1 b3 b5 b7

b2 b3 b6 b7

b4 b5 b6 b7 El bit b1 se puede obtener a partir de la siguiente expresin :

b1 = b3 b5 b7

Es decir, mediante una compuerta Or exclusiva de tres entradas .



De la misma manera, b2 y b4 se generan con compuertas del mismo tipo, tomando como referencia las funciones :

b2 = b3 b6 b7

b4 = b5 b6 b7

Por otra parte, el detector de errores debe generar tres funciones que cumplan las condiciones siguientes :

C1 = b1 b3 b5 b7

C2 = b2 b3 b6 b7

C3 = b4 b5 b6 b7

El numero decimal equivalente a la combinacin binaria C3, C2, C1 indicara el lugar del bit cuyo valor se ha invertido . El propio sistema receptor debe ser capaz de cambiar el valor del bit errneo o mal transmitido por su valor adecuado, mediante un circuito corrector . Cuando no exista error en la transmisin, el valor de las funciones C1, C2 y C3 ser cero en los tres casos porque, en las combinaciones que se obtienen al asignar valores a los diferentes bits que las constituyen, el numero de unos ser par .

Para comprender la forma de operar, supongamos que al transmitir el numero siete decimal,

cuyo valor codificado mediante Hamming es 0110100, se produce un error y la combinacin recibida es 0110000 . El valor de cada una de las funciones C1, C2 y C3 ser :

C1 = 0 0 1 0 = 1

C2 = 0 0 1 0 = 1

C3 = 0 1 1 0 = 0 La combinacin C3, C2, C1 ser en este caso 011 que equivale al numero tres decimal . Esto

quiere decir que el bit equivocado es el b3, es decir, el tercero comenzando a contar por la derecha .



Gua de trabajo N 2 Z

Cdigos Binarios . I. Transforme los siguiente nmeros a los cdigos indicados en el parntesis . a.- ( 641 )10 ( ) BCD natural

( ) XS 3 ( ) Aiken

b.- ( 1428 )10 ( ) BQ ( ) XS 3 ( ) Gray

c.- ( 25DEA )16 ( ) Gray ( ) Aiken ( ) BCD natural

d.- ( A25DA )16 ( ) Gray ( ) Aiken ( ) BQ

e.- ( 110101101101101 ) 2 ( ) BCD natural ( ) Gray ( ) Aiken

f.- ( 101111101101 ) 2 ( ) Aiken ( ) Gray ( ) BQ

24




II. Transforme los siguiente cdigos a los nmeros indicados en el parntesis . a.- ( 1101,1011,1110,1111 ) Aiken ( ) 10 b.- ( 1001,1010,1011,0100 ) XS 3 ( ) 2 c.- ( 0001,0100,1101,0011 ) Gray ( ) 16 d.- ( 1100,0110,1000,0111 ) XS 3 ( ) 10 e.- ( 1000001,1010000,1000100,0100001 ) BQ ( ) 10 f.- ( 1001,0100,0111,0011 ) BCD ( ) 16 g.- ( 0110000,0100100,1001000,0101000 ) BQ ( ) 2 h.- ( 0010,1100,1011,1111 ) Aiken ( ) 2 i.- ( 0110,0100,0111,0110 ) BCD ( ) 10 j.- ( 0100010,1000001,0100010 ) BQ ( ) 16 k.- ( 1100,0110,1000,0111 ) Gray ( ) 10 l.- ( 0111,0100,0110,0101 ) BCD ( ) 2 m.- ( 0010,1100,1011,1111 ) Gray ( ) 2

III. Realice las siguientes operaciones con nmeros codificados, entregando el resultado en la base numrica indicada en el parntesis .

a.- [ (1001,1000,0101) BCD * (1100,0100,0001) Aiken] + (1100,1001,0110,0100) XS 3 = ( ) 10 b.- [ (0111,1010,1001) Gray + (0010,0100,1000) Gray] * (0010,0000) BCD = ( ) 16 c.- [ (0110000,1010000,0100001) BQ + (1001000,0101000) BQ] * (0001,1111) Gray = ( ) 2



IV. Realice el diseo de los siguientes conversores de cdigo, se debe realizar : a) Tabla de verdad , b) esquemas con compuertas de n entradas .

a.-

b.-

c.-

V. Realice el diseo de un generador de bit de paridad PAR para el cdigo XS 3 y tambin el detector de bit de paridad .

VI. Realice el diseo de un generador de cdigo Hamming formado a partir del BCD natural, para ello

utilice la Tabla N 11 de sus apuntes .

VII. Realice el diseo de un detector de error para cdigo Hamming del ejercicio anterior, para ello

utilice sus apuntes .

26



Gua de trabajo N 3

Cdigos detectores de Error y

Corrector Binarios . I. Construir un cdigo de paridad PAR a partir del BCD Aiken .

II. Construir un cdigo de paridad IMPAR a partir del BCD XS - 3 .

III. Formar el cdigo Hamming a partir del BCD Xs- 3 .

IV. Expresar en Cdigo ASCII, los siguientes caracteres .

a) B

b) 7

c) h

d) Del

e) *

f) ; V. Expresar en Cdigo ASCII, los siguientes caracteres con una paridad impar .

Carcter Hexadecimal

E l e c t r o n i c a

LSB b 1

b 2

b 3

Cdigo ASCII b 4

b 5

b 6

MSB b 7

P P




VI. Utilizando Cdigo de paridad Impar para Aiken verifique la siguiente situacin en los datos transmitidos, y complete la siguiente tabla, recuerde que el dato recibido tiene presente el error, ya que el corrector lo esta indicando .

VII. Utilizando Hamming verifique la siguiente situacin en los datos transmitidos, y complete la siguiente tabla, utilizando la tabla N 11, recuerde que el dato recibido tiene presente el error, ya que el corrector lo esta indicando .


Dato Transmitido Datos Recibido Indicador de error P D C B A P D C B A 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 0 0 1 1 1 0 0 0 0 1 0 0 0 0 1 1 0 1 1 1 0 1 1

Dato Transmitido Dato Recibido Corrector

Secu

enci

a

B7 B6 B5 B4 B3 B2 B1 B7 B6 B5 B4 B3 B2 B1 C3 C2 C1

A 0 1 1 0 1 0 0 0 1 0 0 1 0 0 B 0 0 1 1 1 1 0 0 0 1 1 1 0 0 1 1 C 0 0 1 1 0 0 0 0 0 1 1 0 0 1 1 1 D 0 1 0 1 0 1 0 0 1 0 1 0 1 0

Fundacin DUOC UC Liceo Politcnico Andes Especialidad de Electrnica VIII. Utilizando Hamming de la tabla anterior, indique cuales fueron los datos transmitidos .

Secuencia Dato Transmitido en decimal .- A B C D

29


Fundacin DUOC UC Liceo Politcnico Andes Especialidad de Electrnica COMPARADOR DE CUATRO BIT ( 7485 ). Un comparador de magnitud es un dispositivo que compara dos nmeros binarios y produce una respuesta tal como A es igual a B (A=B), A es mayor que B (A>B), o A es menor que B (A


El CI 7485 tiene ocho entradas de comparacin de datos . Dos nmeros binarios de 4 bits o NIBBLES de informacin (A3 A2 A1 A0 y B3 B2 B1 B0) se introducen en las entradas de comparacin de datos . El CI 7485 compara los dos nmeros de 4 bits y genera una de tres salidas activas en el nivel ALTO . Las tres salidas son o A > B ( el pin 5 esta en el nivel ALTO ) o A = B ( el pin 6 esta en el nivel ALTO ) o A < B ( el pin 7 esta en el nivel ALTO ) . Bajo condiciones normales, solo una de tres salidas esta en el nivel ALTO por alguna comparacin . En la Tabla N 13 se reproduce la tabla detallada para el comparador de magnitud 7485 .

Entradas de comparacin Entradas de Cascada Salidas

A3,B3 A2,B2 A1,B1 A0,B0 A>B AB AB3 X X X X X X H L L A3B2 X X X X X H L L A3=B3 A2B1 X X X X H L L A3=B3 A2=B2 A1B0 X X X H L L A3=B3 A2=B2 A1=B1 A0B, A = B y A< B del 7485 anterior ( CI1 ) . El circuito de la figura N 14 compara la magnitud de dos nmeros binarios de 8 bits A7 A6 A5 A4 A3 A2 A1 A0 y B7 B6 B5 B4 B3 B2 B1 B0 . En respuesta a la comparacin, CI2 hace conducir una de tres salidas en el nivel ALTO . Como ejemplo de la figura N 14, si A7 a A0 es igual a 11111111 y B7 a B0 es igual a 10101010, entonces la salida A > B del CI2 se activa y se pone en el nivel ALTO . En este ejemplo, las dems salidas (A = B y A< B ) permanecen desactivadas en un nivel lgico BAJO .



Figura. N 14, conexin en cascada de comparadores de magnitud 7485

Un sencillo circuito de aplicacin de los comparadores de magnitud se el utilizado en el

equipamiento digital para generar la realimentacin a los a circuitos con el fin de hacer ajustes en la entrada. La realimentacin es un elemento crtico en el automatizado . Por ejemplo, si una variable fsica ( tal como temperatura, velocidad, posicin, tiempo, intensidad luminosa, presin, peso, etc. ) es convertida a forma binaria por un conversor A/D , esta medida puede enviarse a una de las entradas de comparacin de datos de un comparador de magnitud . Las dems entradas de comparacin de datos se inicializan por el operador en el nivel adecuado . Las salidas del comparador de magnitud se utilizan para activar los circuitos que controlan las variables fsicas hacia el nivel adecuado . El ejemplo de dicha aplicacin se muestra en la figura N15 .

Figura. N 15. Aplicacin de control de temperatura con un comparador de magnitud

generando la realimentacin . 32



En este ejemplo se va a controlar la temperatura de un horno . El sensor de temperatura enva una seal analgica al conversor A/D que genera una seal binaria proporcional . La seal binaria se introduce en las entradas B de comparacin de datos de un comparador de magnitud . El operador inicializa las entradas de comparacin de datos A a la temperatura adecuada . Si la temperatura del horno es demasiado baja, la salida A > B out del comparador de magnitud es activada con esta seal realimentada a la unidad de control de temperatura . Esta unidad hace que la temperatura aumente. Si la temperatura del horno es demasiado alta, la salida A < B out del comparador se activa y se realimenta a la unidad de control de temperatura . La unidad de control de temperatura har que la temperatura disminuya en el horno .

Otra aplicacin se muestras en la figura N 16, la cual plantea una autopista principal con un camino de acceso secundario . Se colocan sensores de deteccin de vehculos a lo largo de los carriles C y D (camino principal ) y en los carriles A y B (camino de acceso) . Las salidas del sensor son BAJA ( 0 ) cuando no pasa ningn vehculo y ALTA ( 1 ) cuando pasa algn vehculo . El semforo del crucero se controlar de acuerdo con la siguiente lgica: 1. El semforo E-O estar en luz verde siempre que los carriles C y D estn ocupados. 2. El semforo E-O estar en luz verde siempre que C o D estn ocupados pero A y B no estn

ocupados. 3. El semforo N-S estar en luz verde siempre que los carriles A y B estn ocupados pero C y D no

lo estn. 4. El semforo N-S tambin estar en luz verde cuando A o B estn ocupados en tanto que C y D estn

vacos. 5. El semforo E-O estar en luz amarillo, en forma intermitente, cuando no haya vehculos

transitando.

Figura. N 16. Aplicacin de control de semforos a travs de un comparador de

magnitud como elemento principal .

Utilizando las salidas del sensor A, B, C y D como entradas, disee un circuito lgico para controlar el semforo. Debe haber dos salidas N/S y E/O, que pasen a ALTO cuando la luz correspondiente se pone verde. Simplifique el circuito lo ms que sea posible y liste todos los pasos.

33


Fundacin DUOC UC Liceo Politcnico Andes Especialidad de Electrnica Ejemplo : Disear un Comparador Digital .

Figura N 17. Diagrama de bloques de

COMPARADOR DIGITAL DE DOS PALABRA DE 2 BITS .. Paso N 1 . Tabla de verdad

Entradas Salidas N B1 B0 A1 A0 F (A <

B) f (A > B) f ( A= B )

0 0 0 0 0 0 0 1 1 0 0 0 1 0 1 0 2 0 0 1 0 0 1 0 3 0 0 1 1 0 1 0 4 0 1 0 0 1 0 0 5 0 1 0 1 0 0 1 6 0 1 1 0 0 1 0 7 0 1 1 1 0 1 0 8 1 0 0 0 1 0 0 9 1 0 0 1 1 0 0 10 1 0 1 0 0 0 1 11 1 0 1 1 0 1 0 12 1 1 0 0 1 0 0 13 1 1 0 1 1 0 0 14 1 1 1 0 1 0 0 15 1 1 1 1 0 0 1

Tabla N 14 . Tabla de verdad del comparador digital de dos bit .

Paso N 2 . Construccin de Mapas De Karnauhg . Para f (A < B) se tendr : f (A < B) = ( 4,8,9,12,13,14 )

Mapa N 7 . Funcin de f (A < B).

Funcin simplificada : 11001110001011

)(

)(

BABABABAf

BBABAABABAf

34



Para f ( A > B ) se tendr : f ( A > B ) = ( 1,2,3,6,7,11 )

Mapa N 8 . Funcin de f (A > B) .

Funcin simplificada : 11001110001011

)(

)(

BABABABAf

BBABAABABAf

Para f ( A = B ) se tendr : f ( A = B ) = ( 0,5,10,15 )

Mapa N 9 . Funcin de f (A = B) .

Funcin simplificada :

1100

1100

11110000

000011000011

0101010101010101

)(

)(

)(

)(

)(

ABABBAf

ABABBAf

ABABABABBAf

ABABABABABABBAf

AABBAABBAABBAABBBAf

35


Fundacin DUOC UC Liceo Politcnico Andes Especialidad de Electrnica En resumen :

1100

110011

110011

)(

)(

)(

ABABBAf

BABABABAf

BABABABAf

Figura N 18 Circuito de un Comparador de dos palabras de dos bit cada una .

36


Fundacin DUOC UC Liceo Politcnico Andes Especialidad de Electrnica CODIFICADOR Y DECODIFICADOR . Cualquier informacin que se desee tratar, procesar o almacenar mediante sistemas digitales, deber ser traducida o codificada en un tipo de lenguaje apropiado . La forma correcta de hacerlo es convertir cualquier nmero, letra, signo, instruccin u operacin en un conjunto de bits . Algunas de las operaciones que se efectan comnmente comprenden CODIFICACIONES y DECODIFICACIONES . Estas operaciones y otras se han facilitado por la disponibilidad de numerosos CI en la categora MSI (integracin a mediana escala ).

Para cada uno de estos procesos se har un breve anlisis desde el correspondiente principio bsico de operacin y luego se presentarn los CI especficos . Despus mostraremos la forma en que se pueden utilizar slos o en combinacin con otros CI en diversas aplicaciones .

La codificacin y la decodificacin sern siempre operaciones necesarias en sistemas digitales que traten informacin, o en procesos industriales donde sea necesario suministrar datos o presentar resultados . En algunos sistemas cibernticos o de control es posible prescindir de este tipo de operaciones, siendo suficiente la aplicacin de seales digitales mediante transductores y aplicar las salidas del circuito sobre elementos de potencia tales como lmparas, motores, etc .

En esta actividad estudiaremos ambas operaciones codificacin y decodificacin , aunque la actividad practica ser realizada con decodificadores, entendindose que la codificacin ser el proceso inverso. CODIFICADOR

Figura N 19. Diagrama general de un Codificador.

Un codificador es un circuito combinacional formado por 2n entradas y n salidas, cuya funcin es tal, que una sola entrada adopta un determinado valor lgico ( 0 1, segn las propiedades del circuito ) las salidas representan en binario el numero de orden de la entrada que adopte el valor activo .

Los codificadores comerciales construidos en tecnologa MSI son prioritarios, esto quiere decir que la combinacin presente a la salida ser la correspondiente a la entrada activa de mayor valor decimal .

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Fundacin DUOC UC Liceo Politcnico Andes Especialidad de Electrnica ANALISIS DE UN CODIFICADOR 4 / 2.

Para realizar la construccin de codificador 4/2 nos guiaremos por la tabla de verdad de este ( Tabla N 15 ).

E n t r a d a s S a l i d a s E 3 E 2 E 1 E 0 S 1 S 0 0 0 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 0 1 0 0 0 1 1

Tabla N 15

Al extraer las funciones S 1 y S 0 , de la tabla de verdad N 15, esta quedan de la forma siguiente :

S 0 = E1 + E3

S 1 = E2 + E3

Al transformar las funciones S 1 y S 0 a funciones NAND .este quedara como sigue :

E3 E2 1 S

E3 E2 1 SE3 E1 0 S

E3 E1 0 S

Para realizar la construccin de codificador 4/2, implementaremos las funciones antes mencionadas .

Figura N 20. Codificador 4 / 2 .-

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ESTUDIO DEL DISPOSITIVO 74147, Codificador 10 / 4 .

Figura N 21. Diagrama en bloque del codificador 74LS147

E n t r a d a s S a l i d a s

__ 9

__ 8

__ 7

__ 6

__ 5

__ 4

__ 3

__ 2

_ 1

__D

__C

__B

___A

H H H H H H H H H H H H H L X X X X X X X X L H H L H L X X X X X X X L H H H H H L X X X X X X H L L L H H H L X X X X X H L L H H H H H L X X X X H L H L H H H H H L X X X H L H H H H H H H H L X X H H L L H H H H H H H L X H H L H H H H H H H H H L H H H L

Tabla N 16. Tabla de verdad del codificador 74LS147

Como se observar en este dispositivo el nivel activo a la entrada es el 0 . Por otra parte, las salidas proporcionan el valor codificado de la entrada activa en forma negada . Por esta razn, las variables de entrada y las funciones de salida aparecen con un signo de inversin en la tabla de verdad y con pequeo circulo en el diagrama de conexin de este . Estos signos sern frecuentes en los diagramas y tablas de todos los dispositivos que analizaremos a partir de ahora .

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Observando la parte de las lneas de entrada ( 1 a 9 ) de la Tabla N 16 , podemos comprobar que aparece una cantidad considerable de trminos indiferentes . Esto indica que, cuando una determinada entrada esta activada ( nivel L ), el dispositivo codifica el nmero correspondiente a esa entrada, sea cual sea, el estado de todas las lneas que se encuentran a la derecha, es decir, el circuito reconoce la entrada de valor ms alto . Por esta razn se dice que el 74LS 147 es un codificador prioritario . Como todo circuito combinacional, el codificador 74LS147 esta constituido por un conjunto de compuertas lgicas de varios tipos . En la figura N 22 se muestra el diagrama lgico completo . Las compuertas que tienen un circulo a la entrada son inversores normales . El smbolo indica que el nivel activo es el cero .

Figura N 22. Diagrama lgico del codificador 74LS147

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STUDIO DEL DISPOSITIVO 74148, Codificador 8 / 3 .

El codificador 74LS148 es uno de los pocos circuitos de este tipo, fabricados en tecnologa MSI, que se pueden encontrar en los catlogos de componentes . Es un dispositivo de 8 lneas de entrada y 3 de salidas . Con un solo circuito de estas caractersticas es posible codificar en binario los 8 primeros nmeros del sistema decimal, figura N 23 ; sin embargo, tal como se muestra en figura N 24, es posible conectar en cascada varios dispositivos para codificar una cantidad mayor de nmeros . En cualquier caso, en este tipo de dispositivos o circuitos , las entradas y las salidas deben estar relacionadas, como se mencion anteriormente, mediante la expresin : nN 2 , donde N es el numero de entradas y n es el numero de salidas .

Figura N 23. Diagrama en bloque del codificador 74LS148

E n t r a d a s S a l i d a s

__ EI

__ 7

__ 6

__ 5

__ 4

__ 3

__ 2

__ 1

__ 0

___ A 2

___ A 1

___ A 0

___ GS

___ EO

H X X X X X X X X H H H H H L H H H H H H H H H H H H L L L X X X X X X X L L L L H L H L X X X X X X L L H L H L H H L X X X X X L H L L H L H H H L X X X X L H H L H L H H H H L X X X H L L L H L H H H H H L X X H L H L H L H H H H H H L X H H L L H L H H H H H H H L H H H L H

Tabla N 17. Tabla de verdad del codificador 74LS148

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Figura N 24. Codificador de 16 bits ( LSB = Bit menos significativo, MSB = Bit mas significativo .

En la tabla N 17 se muestran todas las salidas y todas las entradas del codificador . En la tabla del

codificador es suficiente con recoger aquellas combinaciones que se corresponden con los 8 primeros nmeros del sistema decimal .

Por otra parte, veremos que aparecen entradas y salidas complementarias o de control que

completan las prestaciones de los dispositivos . Es as, que definiremos la funcin de cada una de estas entradas o salidas complementarias . El terminal EI ( Enable Input ) es una entrada de habilitacin o inhibicin que permite codificar al dispositivo cuando se le aplica un nivel bajo ( L ) . En caso contrario, es decir, cuando esta a nivel alto ( H ), sea cual sea el estado de las entradas, el circuito se inhibe y no codifica, apareciendo un nivel alto en todas las salidas, incluidas EO y GS . La salida EO ( Enable Output ) indica, mediante un nivel bajo, que ninguna entrada esta activada, estando habilitado el dispositivo para codificar ( EI = L ) . Por el contrario, si, al menos, una de las entradas esta activada, EO responder con un nivel alto . Por ultimo, GS ( Group Signal ) muestra un nivel bajo cuando alguna de las entradas esta activada, siendo su estado el inverso cuando todas las entradas estn inactivas o el circuito esta inhibido . Como se vera, estos tres terminales juegan un papel importante cuando se conectan varios dispositivos en cascada .

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Al observar la tabla N 17, se aprecia que el codificador muestra como resultado de operacin aquella entrada activa ( nivel L ), el dispositivo codifica el numero correspondiente a esa entrada sea cual sea el estado de todas las entradas que se encuentran a su derecha , es decir, el circuito reconoce la entrada de valor mas alto . Por esta razn se dice que el 74LS148 es un codificador prioritario .

Como todo circuito combinacional, el decodificador 74LS148 esta constituido por un conjunto de

compuertas lgicas de varios tipos . En la figura N 25 se muestra el diagrama lgico completo . Las compuertas que tienen un circulo a la entrada son inversores normales . El smbolo indica que el nivel activo es el cero .

Figura N 25. Diagrama lgico del codificador 74LS148

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DECODIFICADOR

Figura N 26 . Diagrama general de un decodificador.

Un decodificador es un circuito lgico que convierte un cdigo binario de entrada de N bits, en lneas de salida de manera tal, que cada una de estas lneas slo sea activada para una posible combinacin de entrada, la figura N 26 muestra el diagrama general del decodificador con N entradas y 2N salidas. Muchos decodificadores estn diseados para producir salidas activas en nivel bajo, donde solamente la salida seleccionada es baja, en tanto que todas las otras son altas . Esto siempre lo indica la presencia de pequeos crculos en las lneas de salida del diagrama de decodificador. Algunos decodificadores no utilizan los 2N posibles cdigos de entrada, sino slo unos cuantos. Por ejemplo, un decodificador de BCD a Decimal tiene un cdigo de entrada de 4 bits y 10 lneas de salida que corresponden a los 10 grupos de cdigo BCD, que van desde 0000 hasta el 1001 . Los decodificadores de este tipo a menudo estn diseados de forma tal, que si cualquiera de los cdigos que no se utilizan se aplica a la entrada, NINGUNA de las salidas se activara . Algunos decodificadores tienen una o ms entradas de HABILITACION que se utilizan para controlar la operacin de decodificador. ANALISIS DE UN DECODIFICADOR 2 / 4.

Para realizar la construccin de un decodificador 2/4 nos guiaremos por la tabla de verdad de este ( Tabla N 18 ).

Entradas S a l i d a s E B EA S 3 S 2 S 1 S 0 0 0 1 1 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 0 1 1 1

Tabla N 18 .

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Al extraer las funciones S 3 , S 2 , S 1 y S 0 , de la tabla de verdad N 18, esta quedan de la forma siguiente :

Para S0 tendremos :

Mapa N 10 . Funcin de S 0 .

Al extraer la funcin del mapas y luego transformarla a funcin NAND, esta queda como sigue :

BA0

BA0

E E S

E E S

Para S1 tendremos :



BA1

BA1

BA1

E E S

E E S

E E S

Para S2 tendremos :

Mapa N 12 . Funcin de S 2 . 45


EA EB

0 1

0 1

1 1 1

A B 0 1

0 1

1 1 1

A B 0 1

0 1 1

1 1



BA2

BA2

E E S

E E S

Para S3 tendremos :



BA3

BA3

E E S

E E S

Para realizar la construccin de un decodificador 2/4 figura N 27, implementaremos las funciones antes mencionadas ( S0, S1, S2 y S3 ).

Figura N 27 . Decodificador 2 / 4 .-

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A B 0 1

0 1 1

1 1


ESTUDIO DEL DISPOSITIVO 7442, Decodificador BCD - Decimal. Es un circuito construido en Tecnologa TTL . Tiene 4 lneas de entrada y diez de salida, aplicando una combinacin BCD a su entrada, activa la correspondiente lnea de salida . Cada salida cambia hacia el nivel BAJO, slo cuando se aplica su correspondiente entrada BCD . Para aquellas combinaciones de entrada que no son validas para BCD, ninguna de las salidas se activara . Este decodificador tambin se conoce como decodificador de 4 a 10 . El smbolo lgico se encuentran en la figura N 28 y la tabla de verdad del 7442 se encuentran en la Tabla N 19. Note que este decodificador no tiene entrada de habilitacin, pero el 7442 se puede emplear como decodificador de 3 a 8, empleando para ello la entrada D como entrada de habilitacin .

Tabla N 19 . Tabla de verdad Figura N 28 . Smbolo lgico.


ENTRADAS SALIDA ACTIVA D C B A 0 1 2 3 4 5 6 7 8 9 L L L L L H H H H H H H H H L L L H H L H H H H H H H H L L H L H H L H H H H H H H L L H H H H H L H H H H H H L H L L H H H H L H H H H H L H L H H H H H H L H H H H L H H L H H H H H H L H H H L H H H H H H H H H H L H H H L L L H H H H H H H H L H H L L H H H H H H H H H H L H L H L Ninguna H L H H Ninguna H H L L Ninguna H H L H Ninguna H H H L Ninguna H H H H Ninguna


ESTUDIO DEL DISPOSITIVO 7447, Decodificador BCD 7 Segmentos. Muchas presentaciones numricas en dispositivos de visualizacin utilizan una configuracin de 7 segmentos para formar los caracteres decimales de 0 a 9 y algunas veces los caracteres hexadecimales de A a F . Cada segmento est hecho de un material que emite luz ( Display ) cuando pasa corriente a travs de l, los patrones de segmentos que sirven para presentar los diversos dgitos.

El decodificador 7447 esta diseado para activar segmentos especficos, aun de cdigos de entrada mayores que 1001 ( 9 ) . La figura N 29 muestra las representaciones para los cdigos desde 0000 hasta 1111. Note que un cdigo de entrada de 1111 borrar todos los segmentos .

Figura N 29 . Modelos de segmentos para todos los posibles cdigos de entrada .

El smbolo lgico se encuentran en la figura N 30 y la tabla de verdad del 7447 se encuentran en la tabla N 20 .

ENTRADAS SALIDAS LT RBI D C B A BI/RBO a b c d e f g H H L L L L H L L L L L L H H X L L L H H H L L H H H H H X L L H L H L L H L L H L H X L L H H H L L L L H H L H X L H L L H H L L H H L L H X L H L H H L H L L H L L H X L H H L H H H L L L L L H X L H H H H L L L H H H H H X H L L L H L L L L L L L H X H L L H H L L L H H L L H X H L H L H H H H L L H L H X H L H H H H H L L H H L H X H H L L H H L H H H L L H X H H L H H L H H L H L L H X H H H L H H H H L L L L H X H H H H H H H H H H H H X X X X X X L H H H H H H H H L L L L L L H H H H H H H L X X X X X H L L L L L L L

Tabla N 20 . Tabla de verdad Figura N 30 . Smbolo lgico. 48



Gua de trabajo N 4

Codificadores y Decodificadores. I. Disee un Codificador 4/2 sin Prioridad, para ello utilice lgica negativa a la entrada y a la salida lgica

positiva, se pide : a) Tabla de Verdad. b) Funciones booleanas. c) Circuitos con compuertas de n entradas.

II. Disee un circuito decodificador, al cual ingrese un cdigo BCD y entregue de respuesta un cdigo 7 segmentos para Display de ctodo comn, tambin considere que cuando se ingresen los cdigos 1010, 1011, 1100, 1101, 1110, 1111 aparecen los caracteres A, b, C, d, E y F respectivamente, otro carcter que no debe confundirse es el 6, se pide :

a) Tabla de Verdad. b) Funciones booleanas. c) Circuitos con compuertas de n entradas.

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III. Disee un Codificador 4/2, que cumpla con la siguiente tabla de verdad .

E n t r a d a s S a l i d a s __ I 3 2 1 0 B A Sc

0 0 0 0 1 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 1 0 1 0 1 0 0 0 1 1 1 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 1 0 0 0 0 1 0 1 0 0 0 0 0 1 1 0 0 0 0 0 0

IV. Un codificador proporciona una seal de 4 bits que indique la posicin de una antena en pasos de 30 ,

utilizando el cdigo que se muestra en la tabla. Disee un circuito que indique cuando la antena se encuentra en el primer cuadrante .

V. D

Documents

Apuntes de Sistemas Digitales 3° 2013 _ Version de multicopiado _