Base de Tiempo Generador de 50Hz Sidéreos - … · Informe Interno 94 . ... de salida como hayamos pre-seteado cada 64 pulsos de entrada, es decir, este contador ... Cátedra Práctica

Base de Tiempo

Generador de 50Hz Sidéreos IAR / UTN - FRA Cátedra: Práctica Supervisada Realizador: Bayerca, Ezequiel Supervisor: Olalde, Juan Carlos Fecha: 31/01/2007 Informe Interno 94

Base de Tiempo Sidérea

ÍNDICE 1. Introducción pag. 2 2. Requerimientos pag. 3 3. Sistema a reemplazar

3.1. Estudio del generador de 50 Hz Sidéreos. Pag. 4 3.2. Simulación del sistema pag. 6 3.3. Cálculo de errores pag. 8

4. Nuevo sistema 4.1. Desarrollo del CPLD pag. 10 4.3. Descripción del modelo funcional del CPLD pag. 12 4.2. Circuito eléctrico del sistema completo pag. 13 4.3. Circuito impreso pag. 17

4.4. Lista de materiales pag. 19 4.5. Implementación del sistema pag. 20 4.6. Montaje pag. 21 4.7. Medición pag. 22 4.8. Herramientas de desarrollo pag. 23

5. Conclusiones pag. 24 6. Referencias pag. 25 7. Agradecimientos pag. 26

Instituto Argentino de Radioastronomía UTN - FRA

Cátedra Práctica Supervisada Realizador Bayerca, Ezequiel Supervisor Olalde, Juan Carlos

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1. Introducción El objetivo del presente trabajo es de realizar el diseño, construcción e implementación de un módulo de generación de Base de Tiempo sidérea para el nuevo sistema de referencia de tiempo y frecuencia dentro del marco del Instituto Argentino de Radioastronomía (en adelante IAR). Para ello se estudió previamente el sistema a reemplazar el cual usa, en su totalidad, componentes discretos, y luego se lo reemplazó, basándose en el mismo sistema, por un desarrollo a base de “software” con la programación de un CPLD (Complex Programmable Logic Device). El módulo de Base de Tiempo Sidérea (en adelante BTS) se encarga de proveer las señales de referencia sidérea para el sistema de relojes y los sistemas de apuntamiento de los radiotelescopios. Este sistema utiliza como referencia un Oscilador de 1 MHz para generar a la salida una señal de frecuencia 50.136895 Hz universales, esto es equivalente a 50Hz Sidéreos que es la unidad utilizada por la astronomía para sus estudios, es decir, lo que se conoce como 1 segundo universal equivale a 1.00273791 segundos sidéreos. La complejidad de este sistema se halla en que los 50 Hz Sidéreos no pueden ser generados en base a una división entera de la frecuencia de referencia.



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2. Requerimientos Se requiere de este sistema que con una señal patrón de entrada genere dos señales distintas. La señal patrón es de 1MHz universal y las señales de salida deben ser, una de frecuencia igual a 50Hz Sidéreos y otra de período igual a 240msg Sidéreos, o lo que es equivalente a 50.13689055Hz y 239.344719mSg universales.



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3. Sistema a reemplazar 3.1. Estudio del generador de 50 Hz Sidéreos. La tarea principal de este sistema se basa en la utilización de un oscilador de referencia de 1 MHz para generar una frecuencia de 50.136895 Hz, y como puede verse no alcanza con realizar una simple división de frecuencia. La siguiente figura nos muestra en forma esquemática, como estaba implementado el generador de 50Hz Sidéreos

CLK

f in_1MHz

f 5

0

VCC

CKA1

CKB4

CLR

2

QA3

QB5

QC6

QD7

U5A

74LS390

0

0

CKA15

CKB12

CLR

14

QA13

QB11

QC10

QD9

U5B

74LS390

VCC

ENin11

STROBE10

B04

B11

B214

B315

B42

B53

UNICAS12

CLK9

CLR

13

ENout7

Y6

Z5

U1

7497

CKA15

CKB12

CLR

14

QA13

QB11

QC10

QD9

U7B

74LS390

CKA15

CKB12

CLR

14

QA13

QB11

QC10

QD9

U8B

74LS390

ENin11

STROBE10

B04

B11

B214

B315

B42

B53

UNICAS12

CLK9

CLR

13

ENout7

Y6

Z5

U2

7497

0

ENin11

STROBE10

B04

B11

B214

B315

B42

B53

UNICAS12

CLK9

CLR

13

ENout7

Y6

Z5

U3

7497

ENin11

STROBE10

B04

B11

B214

B315

B42

B53

UNICAS12

CLK9

CLR

13

ENout7

Y6

Z5

U4

7497

VCC

0

V15Vdc

VCC

5

12

34

U12

NAN4

f 4

f 4

f 2

f 3

VCCf 3f 2

0

f 1

f 1

f _enable1 f _enable2

f out

f _enable3

Figura 1 – Circuito esquemático de la base de tiempo a reemplazar

La señal de 1 MHz, es distribuida a cada uno de los clk`s de los contadores sincrónicos SN7497. Estos contadores tienen la particularidad de generar tantos pulsos de salida como hayamos pre-seteado cada 64 pulsos de entrada, es decir, este contador contiene 64 estados, de los cuales, utiliza 63 para la distribución de la cantidad de pulsos pre-seteados y el estado nº 64 lo utiliza como “enable” para otro contador conectado en cascada; la relación de la frecuencia de la señal se salida con respecto a la

de entrada esta dada por ( )64

inout

fMf ⋅= donde M es el numero de pulsos de salida. Por

otro lado la frecuencia de “enable” esta dada por 64

inenable

ff = , y para los contadores de

la cascada la frecuencia de entrada ya no va a estar dada por sino por su habilitación .

inf

enablefEntonces:

( ) KHzMHzf 50064132

1 =⋅

=

HzMHzfenable 1562564

11 ==



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( ) HzHzf 703125.122064

1562552 =

⋅=

HzHzfenable 140625.24464

156252 ==

( ) HzHzf 958496.14464140625.24438

3 =⋅

=

HzHzfenable 814697.364

140625.2443 ==

( ) HzHzf 278255.364

814697.3554 =

⋅=

Ya que la salida de estos contadores es negada, es decir normalmente mantiene un “uno lógico” y genera los pulsos con un “0 lógico”, la compuerta “nand” pone a la salida un “uno lógico” cada vez que alguna de sus entradas genera un pulso, esto significa que suma pulsos en función del tiempo. De esta forma y teniendo en cuenta que los pulsos de los distintos contadores no se superponen en tiempo (por su forma de trabajo) se llega a la conclusión que, genera una frecuencia de salida producto de la suma de las frecuencias en su entrada, por lo tanto

43215 fffff +++= HzHzHzKHzf 28.396.14470,12205005 +++=

Hzf 94.5013685 = Como se ve en las fórmulas anteriores, este sistema se basa en la aproximación a un múltiplo de la frecuencia deseada; por cada contador que se agrega en cascada mejor es la aproximación. Por último, se divide la señal a través de cuatro 74LS390 que dividen por 10, logrando obtener

5f

45

10ffout =

Hzfout 136894.50=



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3.2. Simulación del sistema Las simulaciones se realizaron sobre el circuito eléctrico de la figura 1.

Time Time0s 10ms 20ms 30ms 40ms 50ms 60ms 70ms 80ms 90ms 100ms

fin:1 F1 F_EN1 F2 F_EN2 F3 F_EN3 F4 F5 FOUT FOUT

Figura 2 – Simulación

Time Time1.00ms 2.00ms 3.00ms 4.00ms 5.00ms 6.00ms 7.00ms 8.00ms 9.00ms 10.00ms0.09ms


Figura 3 - Simulación



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Time Time3.96ms 3.98ms 4.00ms 4.02ms 4.04ms 4.06ms 4.08ms 4.10ms 4.12ms 4.14ms 4.16ms


Figura 4 – Simulación

Time Time20.47400ms 20.47600ms 20.47800ms 20.48000ms 20.48200ms 20.48400ms 20.48600ms20.47286ms

fin:1 F1 F_EN1 F2 F_EN2 F3 F_EN3 F4 F5 FOUT

Figura 5 - Simulación

Todas las figuras pertenecen a la misma simulación, solo difieren en la escala temporal para poder apreciar todas las señales. La señal fin pertenece a la señal de referencia de 1MHz y fout a la señal de 50Hz sidéreos



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3.3 Calculo de errores En este sistema podemos discriminar dos tipos de errores, uno instantáneo y otro permanente. El error permanente se debe a que el sistema esta preparado para generar una señal de frecuencia 50.136894Hz cuando en realidad se requiere una señal de frecuencia 50.136895Hz.

Hzfteórica 136895.50= Hzfaprox 136894.50=

Esto equivale a decir, en unidad de tiempo

sg10119.94539191 -3×==teórica

t fT

sg101319.94539151 -3×==aprox

a fT

Y el error relativo porcentual será

%101.9945100% 6-×=×−

=∆

=t

at

t TTT

TTε

Si calculamos el error que se comete en un año

ε××=∆

añosg1031.536 6

añoT

añomsg629=

∆año

T

Por otro lado, el error instantáneo se debe a que la frecuencia de salida no es generada uniformemente, podemos interpretarla como una señal a la que se le va corrigiendo la frecuencia agregándole pulsos cada ciertos períodos. Por ejemplo si una señal aporta 2.5 pulsos promedio por cada ciclo, esta podría distribuirse en 2 pulsos en un ciclo y 3 pulsos en el siguiente,

ciclop

ciclospp 5.2

232

=+

Lo cual daría un máximo error de 0.5 pulsos en un ciclo pero se compensaría en el siguiente.



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Volviendo a nuestro caso tenemos que los contadores generan la cantidad de pulsos que le pre-seteamos cada 64 pulsos de entrada, 1º contador: 32 p cada 64p de 1MHz o cada 64usg 2º contador: 5 p cada 642 p de 1MHz o cada 4.096msg 3º contador: 38 p cada 643 p de 1MHz o cada 262.144msg 4º contador: 55 p cada 644 p de 1MHz o cada 16.777sg Esto significa que cuando se cumplen los 64 pulsos de entrada recién podemos asegurar que se generó la cantidad de pulsos deseada. Para encontrar un error máximo podemos suponer que si no pasó este período en la entrada el contador no generó ningún pulso. En 19.945391513msg que dura un ciclo de la señal de salida caben 311 períodos completos de 64usg o 9952 pulsos del 1º contador 4 períodos completos de 4.096msg o 20 pulsos del 2º contador Del tercer y cuarto contador no cabe ningún período completo en un solo ciclo de la señal de salida. Al final de este único ciclo ingresaron 9972 pulsos lo que generó

Hzpulsos 12.499965sg101319.9453915

9972-3 =

×

Este valor transferido a la salida, dividido por 10000, nos da Hzf eains 996512.49tantan =

Pasando esta expresión en función del tiempo msgT eains 001395.20tantan =

Por último si calculamos el error de éste con respecto al teórico sgTTT ti µ56=−=∆

Se debe tener en cuenta que este error no es acumulativo al pasar el tiempo ya que se va auto corrigiendo, la condición de máximo error instantáneo se da tomando un solo ciclo; si para una medida se toman “X” ciclos el error absoluto sigue siendo el mismo.



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4. Nuevo sistema 4.1. Desarrollo del CPLD Para el desarrollo del sistema se utilizó un CPLD XC9500 de Xilinx. En el sistema desarrollado se pedía, con una señal de referencia de 1MHz, generar una señal de frecuencia 50Hz sidéreos, y otra señal de período 240ms sidéreos presentes en cuatro puertos cada una. El componente creado es el siguiente

Figura 6(a) – Modelo discreto del CPLD

Figura 6(b) – Topología interna del CPLD

Instituto Argentino de Radioastronomía

UTN - FRA Cátedra Práctica Supervisada Realizador Bayerca, Ezequiel Supervisor Olalde, Juan Carlos

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Y su modelo funcional se muestra en la siguiente figura

DIVISORPUNTO FLOTANTE

DIVISORENTERO

%10000

CONTROLDE EXISTENCIA

DE SEÑAL

DIVISORENTERO

%12

CONTROLDE ENCENDIDO

Y RESET

XTAL 10MHz

SEÑAL DEREFERENCIA

1 MHz

50 HzSIDÉREOS

AVISO

LED

500KHzSIDÉREOS

CLR

240 msgSIDÉREOS

Figura 7 – Modelo Funcional del CPLD



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4.2 Descripción del modelo funcional del CPLD La señal de referencia ingresa a un divisor por punto flotante, el cual convierte la señal de 1MHz a 500KHz sidéreos con el método descrito anteriormente. Para ello se programaron componentes que funcionan de la misma forma que los 7497 y luego se sumaron las frecuencias de las distintas señales mediante la compuerta NAND. Por último se divide esta señal por divisores enteros para lograr las señales de 50Hz y 240msg sidéreos. Otro de los bloques, “control de existencia de señal”, como su nombre lo indica, se encarga de verificar la presencia de la señal de referencia, contrastándola contra un oscilador a cristal de 15MHz, en caso de ausencia de la misma, el sistema lo comunica mediante la señal AVISO y un led testigo.



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4.2. Circuito eléctrico del sistema completo El sistema completo cuenta con 5 módulos como se muestra en la figura 8. Se puede ver en ella que la base de tiempo esta acoplada a un módulo de control y un puerto de comunicación que no están desarrollados pero ya están pensados funcionalmente e implementados en el mismo circuito impreso.

Control

uControlador

TX_

RS4

85R

X_R

S48

5

Dir

RS4

85

AVISO

Comunicación

RS485

TX

_RS4

85R

X_R

S485

Dir

RS4

85

Fuentes

Sources

Demux Switch

CPLD y Accesorios

AVISO

net1net2net3net4net5net6net7net8

Signal Output

Signal Out

net1net2net3net4net5net6net7net8

Title

Size Document Number Rev

Date: Sheet of

Diagrama General 1

Base de Tiem po - Módulo Base de Tiem po Sidérea

Custom

1 1Thursday , October 19, 2006

INSTITUTO ARGENTINO DE RADIOASTRONOMIA

Author = Semegone Juan Martín - Bay erca Ezequiel

COMGROUP = 2

Figura 8



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A continuación se muestran les circuitos eléctricos que corresponden a cada módulo

VREG

Title


Date: Sheet of

Alimentación 1


A

4 6Monday , October 09, 2006



COMGROUP = 5

L3

10uH

CU8A1CU8C1

CU110uf

12

J1

CON2

D1LED

R200

Vdc

Figura 9

1

TP3

1

TP2

1

TP5

1

TP4

P19

P210

P311

P412

P513

P614

P715

P816

U8B

P11

P22

P33

P44

P55

P66

P77

P88

U8A

P125

P226

P327

P428

P529

P630

P731

P832

U8D

C1

P117

P218

P319

P420

P521

P622

P723

P824

U8C

AIN1

BIN7

CIN9

AOUT 2

BOUT 6

COUT 10

VCC

16G

ND

8

DOUT 14

DIN15

EN12

EN4

AOUT3

BOUT5

COUT11

DOUT13

U3

DS26C31AMJ

C2

1

TP6

1

TP7

1

TP8

1

TP9

AIN1

BIN7

CIN9

AOUT 2

BOUT 6

COUT 10

VC

C16

GN

D8

DOUT 14

DIN15

EN12

EN4

AOUT3

BOUT5

COUT11

DOUT13

U4

DS26C31AMJ

R18R19

240 mseg. Sidéreos

50 Hz Sidéreos

R20R21R22R23R24R25

R26R27R28R29R30

R32R31

R33

P19

P210

P311

P412

P513

P614

P715

P816

U9B

P11

P22

P33

P44

P55

P66

P77

P88

U9A

P125

P226

P327

P428

P529

P630

P731

P832

U9D

P117

P218

P319

P420

P521

P622

P723

P824

U9C

Title


Date: Sheet of

Line Driver 1


B




COMGROUP = 1

net1

net3

net2

net4

net6

net5

net8

net7

Vdc

Vdc

Figura 10



15/02/2008 14/26


R120

R13

C100

1

TP20TEST POINT

C7

Vdc

Vdc

Vdc



REF_OSC

Title


Date: Sheet of

CPLD y Accesorios 1


A




COMGROUP = 2

REF_OSC

HS_CLK

HS_CLK

REFERENCIA - 1MHz BAL

Vdc

Q1BC547A

N/C 1

Out 8

GND7

VCC14U90

XTAL_OSC

12

J3

CON2

AVISO

VCCIO32

VCC

41VC

C21

I/O_11

I/O_22

I/O_33

I/O_44

I/O_2235

I/O/GCK26

I/O_1525

I/O_712

I/O_1018

I/O_914

I/O_813

I/O_1119

TCK17

GN

D10

GN

D23

GN

D31

I/O_1220

I/O_1322

I/O_1424

I/O_1828

I/O_19 29

I/O_25 38

I/O_26 43

I/O_23 36

TDO 30

TDI15

TMS16

I/O_1626

I/O_27 44

I/O/GSR 39

I/O/GTS2 40

I/O_28 9

I/O_611

I/O/GCK3 7

I/O_5 8

I/O_24 37

I/O/GCK1 5

I/O_21 34

I/O/GTS1 42

I/O_2033

I/O_17 27

XC9572/LCC44_3

U13

Vdc

CU9

12345678

J10

CON8

123456

J_CPLD1

CON6

Vdc

TCK

TDITDO

TMS

JTAG - Prog.

TDI

TCK

TMS

R14

TDO

SW10Reset

C20 240mseg. Sidéreos

50Hz Sidéreos

R6

AIN1

AIN2

BIN15

BIN14

CIN7

CIN6

AOUT 3

BOUT 13

COUT 5V

CC

16G

ND

8

DOUT11

DIN9

DIN10

EN12

EN4

U7

DS26C32AMJ

Vdc

R15

net6net5

net1

net8net7

net4net3net2

R210

nReset

D10

CPLD - RESET

Clock de alta velocidad

nReset

CU7A2

CU7A1

CU7B1

LED_1MHz_BAL

LED_1MHz_BAL

1

TP10R110

Figura 11

MCLR/VPP/THV1

RA0/AN02

RA1/AN13

RA2/AN2/VREF-4

RA3/AN3/VREF+5

RA4/T0CKI6

RA5/SS/AN47

GN

D8

OSC1/CLKIN 9

OSC2/CLKOUT10

RC0/T1OSO/T1CKI 11

RC1/T1OSI/CCP212

RC2/CCP1 13

RC3/SCK/SCL14

RC4/SDI/SDA 15

RC5/SDO 16

RC6/TX/CK17

RC7/RX/DT 18

GN

D19

VDD20

RB0/INT21

RB122

RB223

RB3/PGM24

RB425

RB526

RB6/PGC27

RB7/PGD28

U10

PIC16F876

M6

RX_RS485

Dir RS485

TX_RS485

M7

Conector Auxiliar uC

ConectorProgramación uC

M8

1

TP1

Led_NormalLed_StandByLed_Error

Led_StandByLed_Normal

Led_Error

Y1

CRYSTAL

1234

J1A1

CON4

RL1RL2RL3

CX1

CX2

Vdc

Alim_Des

123456

J_UC1

ICSP

AVISO

R12

R11

1k

Alim_Des

L410uH

Title


Date: Sheet of

Monitor del Módulo 1


A

6Thursday , October 19, 2006



COMGROUP = 3

C105100nf

Vdc

SW1

Reset

146897532

10

J_EXT1

CON10

M1M2M3M4M5

C104

100n

VdcC103

100nf

M1

M6

M2M3

M7

M4

M8

M5

6 Figura 12

15/02/2008 15/26


12345678

J100

CON8

Vdc

C_U_RS485

RGND1

100

R1

RE2 B

7A

6

DE3

D4

VC

C8

GN

D5

U_RS485

75176

R3_RS485

R1_RS485

R2_RS485

R4_RS485

R5_RS485

Vdc

TX_RS485

Dir RS485

RX_RS485

Title


Date: Sheet of

Interfaz de Comunicación RS485 1


A

2 6Thursday , October 19, 2006



COMGROUP = 4

Figura 13



15/02/2008 16/26


4.3. Circuito impreso TOP

Figura 14 – Circ. Imp.Vista Superior

BOTTOM

Figura 15 – Circ. Imp.Vista Inferior



15/02/2008 17/26


SSTOP

Figura 16 – Circ. Imp.Vista Componentes



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4.4. Lista de materiales Base de Tiempo - Módulo Base de Tiempo Sidérea Revised: Thursday, October 19, 2006 Diagrama General Revision: 1 INSTITUTO ARGENTINO DE RADIOASTRONOMIA Bill Of Materials December 15,2006 14:21:06 Page1 Item Quantity Reference Part _______________________________________________________________ 1 1 CU1 10uf 2 13 C1,C2,C7,CU9,C20,CU7B1, 100nf CU7A1,CU7A2,CU8C1,CU8A1, C103,C105,C_U_RS485 3 2 CX1,CX2 22pf 4 1 C100 1n 5 1 C104 100n 6 2 D1,D10 LED 7 1 J_CPLD1 CON6 8 1 J_EXT1 CON10 9 1 J_UC1 ICSP 10 2 J1,J3 CON2 11 1 J1A1 CON4 12 2 J10,J100 CON8 13 2 L3,L4 10uH 14 1 Q1 BC547A 15 1 RGND1 100 16 4 RL1,RL2,RL3,R6 1k5 17 7 R11,R13,R110,R120,R210, 1k R4_RS485,R5_RS485 18 1 R12 10k 19 2 R14,R15 4.7k 20 16 R18,R19,R20,R21,R22,R23, 10 R24,R25,R26,R27,R28,R29, R30,R31,R32,R33 21 2 R1_RS485,R2_RS485 470 22 1 R3_RS485 120 23 1 R200 2k2 24 2 SW1,SW10 PULSADOR 26 1 U_RS485 75176 27 2 U3,U4 DS26C31AMJ 28 1 U7 DS26C32AMJ 29 2 U8,U9 Connector_RJ45 30 1 U10 PIC16F876 31 1 U13 XC9572/LCC44_3 32 1 U90 XTAL_50MHz 33 1 Y1 XTAL



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4.5. Implementación del Sistema

Figura 17 – Circ. Imp. Armado



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4.6. Montaje El módulo correspondiente a la base de tiempo sidérea va en un compartimiento de un rack industrial donde se encuentran todas las partes que conforman a la base de tiempo en su totalidad. A continuación se muestra el rack

Futura posiciónde la nueva

base de tiemposidérea

Base de tiemposidérea

a reemplazar

Figura 18 – Rack de la base de tiempo



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4.7. Medición Para medir las variables del sistema se utilizó un generador de señales 8112A de HEWLETT PACKARD y un contador universal 53131A de AGILENT. El siguiente diagrama muestra el conexionado

8112Agen. de señales

HEWLETT PACKARD

XC9500CPLDXILINX

53131Acontador universal

AGILENT

50HZ SID

240ms SID

IN 1 IN 2OUT

1 MHz

TRG OUT REF IN

Figura 19

Por la incertidumbre en los valores mostrados por el 53131A se tomaron solo dos decimales. Los resultados fueron los siguientes

Señal 1 50.13Hz universales Señal 2 239.34mSg universales

La Señal 1 fue medida en los puntos de prueba TP 2, 3, 4 y 5; la Señal 2 fue medida en los puntos de prueba TP 6, 7, 8 y 9. En el punto de prueba TP 10 puede medirse la señal de entrada de 1MHz.

Figura 20 (a) – Medición del sistema Figura 20 (b) – Medición del sistema



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4.8. Herramientas de desarrollo Se han utilizado para el desarrollo de este trabajo los siguientes softwares Orcad – Capture: para generar los circuitos eléctricos Orcad – Layout: para diseñar el circuito impreso Orcad – Pspice: para simular el circuito Xilinx – ISE: para programar el CPLD Microsoft – Vissio: para generar diagramas de fuljo



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5. Conclusiones Como conclusión se muestran a continuación una comparación de los valores requeridos, esperados y medidos. Tiempo Sidéreo Tiempo Universal Requerimientos Señal 1 50Hz 50.13689055Hz Señal 2 240mSg 239.344719mSg Valores calculados para este sist. Señal 1 50.00000344Hz 50.136894Hz Señal 2 239.999983mSg 239.344702mSg Valores medidos: Señal 1 50.13Hz Señal 2 239.34mSg Podemos decir que el sistema implementando un CPLD a respondido bien a las necesidades y a los valores esperados, permitiendo crear un sistema muy completo y apto fácilmente a modificaciones por deberse a un desarrollo de software. Otra de las mejoras es la gran disminución de volumen con respecto al sistema a reemplazar.



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6. Bibliografía [1] “EXPLANATORY SUPPLEMENT TO THE ASTRONOMICAL ALMANAC”. P. KENNETH SIDELMANN [2] “DESIGN KIT – PROGRAMABLE LOGIC GUIDE”. XILINX [3] “DISEÑO DE SISTEMAS DIGITALES CON VHDL”. SERAFIN ALFONSO PEREZ, ENRIQUE SOTO, SANTIAGO FERNANDEZ



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7. Agradecimientos Gracias a todos los que de una forma u otra colaboraron para que se pueda llevar a cabo este trabajo Semegone, Martin Ramos, Leonel Aquino, Facundo Sanz, Juan



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Base de Tiempo Generador de 50Hz Sidéreos - … · Informe Interno 94 . ... de salida como hayamos pre-seteado cada 64 pulsos de entrada, es decir, este contador ... Cátedra Práctica