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  • 7/25/2019 Cad Nyquist

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    CONVERTIDORES A/D

    NYQUIST-RATE

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    Introduccin

    Tipos convertidores

    Baja a media velocidad,

    gran precisin

    Velocidad media,

    precisin media

    Gran velocidad, baja a

    media precisin

    Integrador Aproximaciones sucesivas FlashSobremuestreo Algortmico Dos-pasos

    InterpoladoDualidad funcional

    PipelineIntercalado de tiempo

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    1. Convertidores

    inter!dores "1# Integrador de rampa simple

    Se cuentan pulsos de reloj hasta que V integrador= Vin Para el instante t = t1 alcanza el nivel de Vin:

    Si el reloj tiene un perodo T el nmero de pulsos n que reciir! elcontador hasta el instante t1 ser!:

    Fundamento:

    convertir un nivel de

    voltaje en una dimensin

    de tiempo !ue se mide

    con un contador

    tRC

    VV

    ref=" TV

    RCV

    T

    tn

    ref

    in==

    "

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    1. Convertidores

    inter!dores "$# Integrador de dole rampa

    "ase #I$:$: intervalo de tiempo T1 en el que el contador cuenta %& ciclosde reloj

    V' crece en (orma de rampa proporcional

    Caracterstica#

    los convertidores reali$an

    la conversin en dos fases

    %I& ' %II&

    clk

    NTT ("=

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    1. Convertidores

    inter!dores "%#

    )l contador cuenta hasta que V'sea menor que cero*entonces el valor

    del contador es igual al valor digitalizado de la se+al de entrada Vin,

    Fase (II)# amplitud detiempo variable) *

    (

    el contador se pone a

    cero el interruptor S" se

    conecta a +ref

    )

    ,ampa +x constante

    decreciente-

    ""

    "

    ""

    (

    .CR

    TV

    CR

    TVinref +

    =

    =

    ref

    in

    V

    VTT"(

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    1. Convertidores

    inter!dores " -esventajas: )l tiempo de conversi.n no es (ijo* depende del nivel de la se+al

    de entrada Vin

    la velocidad de conversi.n es mu/ lenta

    0tilizaci.n: realizaci.n de medidores de panel digitales

    voltmetros de continua

    )lecci.n de T1: los componentes superpuestos a esta(recuencia a la se+al de entrada signi(ica atenuaci.n

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    $. Convertidores de

    !'ro(i)!ciones sucesiv!s lgoritmo desqueda

    inaria

    Inicio

    /uestreo +in ) +D0A1 .) i 1 "

    +in2 +D0A

    bi1 " bi1 .

    +D0A +D0A 3 +ref0 (i3" +D0A +D0A4 %+ref0 (

    i3"&

    i i 3 "

    i 5

    Parar

    S

    5o

    5o

    S

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    $.1A'ro(i)!ciones sucesiv!s

    *!s!dos en un DAC

    l (inal de la conversi.n* el

    valor digital en el S2 es

    el voltaje V-3

    sin los 4,5V6S7de la se+al de entrada

    )l convertidor -3

    determina la precisi.n / la

    velocidad del convertidor

    3- Se necesita un muestreo /

    retenci.n a la entrada

    SA,# registro digital de

    aproximaciones sucesivas

    6ontrol lgico totalmente

    digital

    7jecutan la b8s!ueda binaria

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    $.$. A/D de redistri*ucinde c!r! uni'o+!r

    1. Modo muestreo: capacidades est!ncargadas a Vin el comparador se pone

    al voltaje umral

    2. Modo mantenimiento: se are S%*todas las 8 se unen a tierra, V'*

    camia a 9Vin* con lo cual se lleva Vinalarra/ de condensadores, Vre( se aplica

    al arra/ de capacidades durante unciclo

    3. Ciclo de bit: la capacidad m!s grandese conmuta a Vre(, / V'pasa a valer #

    Vin; Vre(3%$Si V'< 4 = Vin Vre(3% el 8>S7

    se conecta a Vre(,, 1se considera que

    es 1

    Si V' 4 8>S7 se conecta a

    tierra / 1pasa a ser 4

    1

    1

    1

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    $.%. A/D de redistri*ucin de c!r! desino con un vo+t!,e de reerenci! si)'+e

    1. Modo muestreo: todas las 6 se

    cargan a +inmientras el comparador

    se pone a la +umbral- 9a 6 ma'or se

    conecta a +ref

    0(

    2. Modo mantenimiento: elcomparador primero se resetea) ' las

    6 se unen a tierra- +x) cambia a 4

    +in0(

    3. Ciclo de it:la 6 ma'or se conecta a

    tierrasi+x2 .Si +

    x: . 12 +

    in2 .) b

    "1 ") la

    conversin procede como en el caso

    unipolar

    Si +x 2 .) b

    " 1 .) la 6 ma'or

    cambia a tierra) +x llega a 4+in 0( 4+ 0; ' en la conversin se procede

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    6onvertidores flash o paralelos

    Son de mu' altavelocidad

    +in se compara con

    diferentes niveles de

    tensin-

    Si +in 2 +ref 12 Salida

    comparador 1 .) si no 1 "

    7j# Si +in 1 %

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    6onvertidores flash o paralelos

    "> 6arga de 6

    (> Si +in : +ri 12 Salida inversor 1 " %descarga de 6&

    Si +in 2 +ri 12 Salida inversor 1 . %carga de 6&

    Vri

    Vin

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    6onvertidores flash o paralelos

    Agunas cuestiones de diseo de convertidoresflash Carga de la capacidad de entrada

    Bowing (Inclinacin) de la cadena de

    resistencias

    Retardo latch-to-track en el comparador

    Retardo de la seal yo del relo!

    "#presin del error de $#r$#!a

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    6onvertidores flash o paralelos

    Carga de la capacidad de entrada

    - %l gran n&mero de comparadores

    conectados a 'in prooca #n gran cargaparsita en el n#do 'in*

    - +a carga de #na gran capacidad amen#do limita la elocidad del

    conertidor ,lash

    - ormalmente re.#iere #n /#erte ypoderoso $#//er para cond#cir 'in*

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    6onvertidores flash o paralelos

    Bowing (Inclinacin) de la cadena deresistencias

    - +as corrientes de entrada de loscomparadores $ipolares0 prod#cenerrores en las tensiones de los nodos dela cadena de resistencias*

    - "# correccin p#ede ser o$tenida#sando circ#iter1a adicional para /or2ar a.#e s# tensin central sea correcta*

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    6onvertidores flash o paralelos

    Retardo latch-to-track en el comparador

    - 3iempo .#e tarda #n latch del comparador enen pasar de modo latch a modo track c#ando se

    presenta #na pe.#ea seal de entrada de lapolaridad op#esta a la del periodo anterior*

    - %sto se p#ede minimi2ar manteniendo lasconstantes de tiempo pe.#eas* %sto se

    consig#e a eces manteniendo la ganancia delos latches pe.#ea*

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    6onvertidores flash o paralelos

    Retardo de la seal yo del relo!

    - Incl#so m#y pe.#eas di/erencias en la

    llegada del relo! o de las seales deentrada a los di/erentes comparadoresp#eden ca#sar errores

    - 4na de las /ormas de sol#cionar esto es

    preceder al conertidor de #n circ#ito dem#estreo y retencin ("5 6 "ample and5old)*

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    6onvertidores flash o paralelos

    R#ido de alimentacin y de s#strato

    "e acoplan /cilmente a tra7s de la circ#iter1ao el s#strato prod#ciendo errores*

    8ara minimi2ar este pro$lema9

    - el relo! de$e ser protegido del s#strato y de lacirc#iter1a analgica*

    - relo!es di/erenciales !#ntos9 se preiene .#e

    las seales se acoplen en el s#strato o a tra7sdel aire*

    - /#entes de alimentacin analgicas separadasde las digitales*

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    6onvertidores flash o paralelos

    "#presin del error de $#r$#!a

    - : eces #n slo ;

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    6onvertidores flash o paralelos

    - :hora de$e ha$er

    dos errores seg#idospara prod#cir error*

    - 8ero este circ#ito no

    elimina el pro$lemadel todo*

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    Conertidores :? de dos pasos (o des#$rango)

    Convertidores A/D de dos pasos

    "on los ms pop#lares para alta elocidad yprecisin media* %sta pop#laridad es de$ida a

    arias enta!as .#e tienen so$re los /lash*-menor rea de silicio0

    -menor potencia0

    -menor carga de capacidad0

    -olta!es menos estrictos0

    :#n.#e9

    -tienen #n retardo mayor0

    -necesitan C:? ms comple!os*

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    Conertidores :? de dos pasos(o de s#$rango)

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    Conertidores :? de dos pasos (o de s#$rango)9Correccin digital de errores

    Ra2n para la correccin digital de errores9 /acilitar los re.#isitos del conertidor :?"B de $its* "in correccin de errores0 este primer conertidor :? necesita #naprecisin del al menos F $its* Con correccin de errores slo necesita $its*

    C#riosidad9 :#n.#e el seg#ndo "5 no es necesario0 s# propsito es permitir .#e elprimer "5 m#estree #na n#ea seal de entrada antes de .#e el ampli/icador deganancia haya terminado de ampli/icar el alor anterior*

  • 7/25/2019 Cad Nyquist

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    Conertidores :? de interpolacin

    - %l /#ncionamiento es m#y similar al /lash*- %l n&mero de ampli/icadores de entrada #nidos a 'in se

    red#ce signi/icatiamente*

    %sto prod#ce9

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    Conertidores :? interpolacin

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    Conertidores :? interpolados

    +os nieles lgicos se as#men = y E oltios0 con loscomparadores de entrada teniendo s# m>imaganancia en torno a -

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    Conertidores :? /olding (plega$les)

    Aunque el n de amplificadores de entrada puede reducirse atravs del uso de una arquitectura interpolada, el n decomparadores de latch sigue siendo 2N para un convertidor de Nits!

    "ste alto n#mero de comparadores puede reducirseconsideralemente usando una arquitectura folding!

    $n convertidor A/D folding es similar en funcionamiento al de desurango en que un grupo de %&'s se encuentra separado de ungrupo de (&'s!

    De todos modos, mientras que un convertidor de dos pasosrequiere una convertidor A/D de precisin, un convertidor A/Dfolding determina el con)unto %&' m*s directamente a travs deluso de un preprocesamiento analgico mientras que el con)unto(&' se determina al mismo tiempo!

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    Conertidores :? /olding (plega$les)Pregunta de

    e'amen:

    -ise+ar el loquel.gico

  • 7/25/2019 Cad Nyquist

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    Conertidores :? /olding (plega$les)

    +os $lo.#es /oldingp#eden reali2arse#sando paresdi/erencialestren2ados detransistores*

    'o#t6'a GR '$

    '$6< si 'rAH'inH'r

    'a6< si 'r

  • 7/25/2019 Cad Nyquist

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    Conertidores :? /olding (plega$les)

    8ro$lema9 tiene #na gran capacidad de entradasimilar a la del conertidor /lash*

    ?e hecho0 los conertidores /lash tienen similares

    etapas de entrada de pares di/erenciales detransistores para cada comparador*

    4na alternatia es #sar /olding e interpolacin a lae2*

  • 7/25/2019 Cad Nyquist

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    Conertidores :? pipelined(en t#$er1a)

    +a ar.#itect#ra de dos pasos descritaanteriormente p#ede generali2arse a m&ltiplesetapas0 donde cada etapa enc#entra #n slo

    $it* 8ero0 #na implementacin correcta de esta

    apro>imacin ser1a m#y lenta0 ya .#e cada $ittiene .#e esperar por el anterior*

    8ara ello se incorpora pipelining* C#ando laprimera etapa termine s# tra$a!o0inmediatamente empie2a a tra$a!ar con lasig#iente m#estra*

  • 7/25/2019 Cad Nyquist

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    Conertidores :? pipelined(en t#$er1a)

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    Conertidores :? pipelined(en t#$er1a)

    %l diagrama de $lo.#es de #n ?:8RJ sem#estra en la /ig#ra

  • 7/25/2019 Cad Nyquist

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    Conertidores :? pipelined(en t#$er1a)

    +lea ciclos de relo! procesar cada seal deentrada (si por e!emplo la latencia es )0 #nan#ea m#estra p#ede entrar en la estr#ct#rapipeline cada ciclo de relo!*

    :#n.#e la tasa de procesamiento es slo de #nam#estra por ciclo0 la comple!idad es sloproporcional a lo .#e es menor .#e otrasar.#itect#ras .#e tam$i7n procesan #na

    m#estra por seal*

    %sto hace de los conertidores :? pipelined#na $#ena opcin donde el rea pe.#ea es

    importante*

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    Conertidores :? pipelined(en t#$er1a)

    %n alg#nas implementaciones pipelined0 ms de#n $it se conierte por etapa*

    %l estado act#al del arte es de

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    Conertidores :? de tiempoentrela2ado (compartido)

    %as conversiones A/D de mu+alta velocidad se puedenrealiar operando en paralelocon m#ltiples convertidoresA/D!

    Aqu- . es un relo) de 0 vecesla velocidad de .1, .2, ., .0!Adem*s de .1 a .0 est*ndesfasados entre s- el periodode ., tal que cadaconvertidor otendr*sucesivamente muestras de laseal de entrada 3in

    muestreadas a la velocidad de.! De esta forma, los 0convertidores operan a uncuarto la velocidad de lafrecuencia de muestreo deentrada!