Capítulo 4 Contador de 26 Bits

8/17/2019 Capítulo 4 Contador de 26 Bits

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13 Inicializando registros

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17Generando tonos audibles

18Tocando notas

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21Baudios y transmisión

22Reglas de diseño síncrono

23Controladores y autómatas

finitos

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25Unidad de recepción serie

asíncrona

26Memoria ROM

27Memoria ROM genérica

28Memoria RAM

29Puertas triestado

30Hacia el microprocesador y más

allá

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Capítulo 4: Contador de 26 bitsJuan Gonzalez-Gomez edited this page Dec 31, 2015 · 3 revisions

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Introducción

Modelaremos nuestro primer circuito secuencial: un contador conectado a los LEDs. Los circuitos

secuenciales, a diferencia de los combinacionales, almacenan información. El contador almacena

un número que se incrementa con cada tic del reloj.

Esta es la pinta de nuestro componente. Se actualiza en cada flanco de subida del reloj, y susalida

data es de 26 bits.

La señal de reloj de la placa iCEstick es de 12Mhz. Si hacemos un contador de sólo 4 bits y le

conectamos a su entrada clk esta señal de 12Mhz, el resultado será que se incrementará tan rápido

que siempre veremos los leds encendidos. Por ello utilizaremos un contador de 26 bits y usaremos

los 4 más significativos para mostrarlos en los leds.

Descripción del hardware

El contador tiene una entrada clk, que es un cable, y una salida data de 26 bits que nos devuelve

el valor del contador. Esta salida es un registro de 26 bits, que almacena el valor de la cuenta.

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2/5

//-----------------------------------

//-- Entrada: señal de reloj

//-- Salida: contador de 26 bits

//-----------------------------------

module counter(input clk, output [25:0] data);

wire clk;

//-- La salida es un registro de 26 bits, inicializado a 0

reg [25:0] data = 0;

//-- Sensible al flanco de subida

always @(posedge clk) begin

//-- Incrementar el registro

data


3/5

Realizamos la síntesis como siempre:

$ make sint

Los recursos empleados son:

Recurso ocupación

PIOs 14 / 96

PLBs 6 / 160

BRAMs 0 / 16

Para probarlo lo cargamos en la FPGA como siempre:

$ sudo iceprog counter.bin

En este vídeo de youtube podemos ver el contador en funcionamiento:

Simulación

El banco de pruebas está compuesto por 4 elementos (en paralelo) unidos por cables. El diagrama

es el siguiente:

Hay un generador de reloj que produce una señal cuadrada para incrementar el contador. La salida

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4/5

del contador se comprueba en dos componentes diferentes. Uno hace la comprobación inicial,

verificando que inicialmente arranca desde 0. El segundo tiene una variable interna que se

incrementa con cada flanco de bajada del generador del reloj y su salida se comprueba con la del

contdor, para verificar que efectivamente está contando. Como es un contador de 26 bits, no se

comprueban todos los 67108864 valores, sino que la simulación se para transcurridas 100 unidades

de tiempo.

El código en verilog es:

//-- counter_tb.v

module counter_tb();

//-- Registro para generar la señal de reloj

reg clk = 0;

//-- Datos de salida del contador

wire [26:0] data;

//-- Registro para comprobar si el contador cuenta correctamente

reg [26:0] counter_check = 1;

//-- Instanciar el contador

counter C1(

.clk(clk),

.data(data)

);

//-- Generador de reloj. Periodo 2 unidades

always #1 clk = ~clk;

//-- Comprobacion del valor del contador

//-- En cada flanco de bajada se comprueba la salida del contador

//-- y se incrementa el valor esperado

always @(negedge clk) begin

if (counter_check != data)

$display("-->ERROR!. Esperado: %d. Leido: %d",counter_check, data);

counter_check


5/5

Efectivamente el contador cuenta. En la imagen sólo se muestran los primeros valores, pero

desplazando la imagen se pueden ver hasta el instante 100

Ejercicios propuestos

Cambiar el contador de 26 a 24 bits, para que se incremente más rápidamente

Conclusiones

TODO

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