Centro Nacional de Investigación y Desarrollo …20Dante%20... · Figura 2-2 Esquema para el diagnóstico de fallas ... Figura 4-2 Diagrama esquemático del convertidor en cascada

cenidet

Centro Nacional de Investigación y Desarrollo Tecnológico

Departamento de electrónica

TESIS DE MAESTRÍA EN CIENCIAS

Análisis de un Convertidor Multinivel en Cascada con Tolerancia a Fallas en los Interruptores Empleando la Técnica IPDWM.

presentada por

Dante David Mora Villagarcía Ing. en Energía Eléctrica y Sistemas Electrónicos por la Universidad La Salle

como requisito para la obtención del grado de:

Maestría en Ciencias en Ingeniería Electrónica

Director de tesis:

Dr. Jesús Aguayo Alquicira

Co-Director de tesis: Dr. Abraham Claudio Sánchez

Jurado: Dr. Jorge Hugo Calleja Gjumlich – Presidente Dr. Jaime Eugenio Arau Roffiel – Secretario

Dr. Jesús Aguayo Alquicira – Vocal Dr. Abraham Claudio Sánchez – Vocal Suplente

Cuernavaca, Morelos, México. 18 de diciembre de 2004

CENIDET Electrónica de Potencia

i

Índice

Abreviaciones y simbología..................................................................................................................... iii

Lista de figuras y tablas .......................................................................................................................... iv

Resumen .................................................................................................................................................. vi

1. Introducción...................................................................................................................................... 1

1.1.1. Fallas relacionadas con los convertidores ..............................................................................................3 1.1.2. Convertidores Inversores con tolerancia a fallas ....................................................................................4

Anexo A1 ................................................................................................................................................ 15

Anexo A2 ................................................................................................................................................ 16

Anexo A3 ................................................................................................................................................ 16

2. Operación tolerante a fallas............................................................................................................ 21

2.3.1. Falla del dispositivo semiconductor en estado abierto (c.a.) .................................................................28 2.3.2. Falla del dispositivo semiconductor en cortocircuito (c.c.)....................................................................28

2.5.1. Falla de cortocircuito........................................................................................................................... 36 2.5.2. Falla de circuito abierto....................................................................................................................... 36

Anexo B1................................................................................................................................................. 44

Anexo B2................................................................................................................................................. 48

3. Análisis de un sistema tolerante a fallas basado en un inversor en cascada.................................. 49

1.1. Antecedentes................................................................................................................................ 2

1.2. Estado del arte.............................................................................................................................. 8 1.3. Problemática .............................................................................................................................. 12 1.4. Objetivo general y objetivos particulares .................................................................................... 12 1.5. Metodología............................................................................................................................... 12 1.6. Hipótesis .................................................................................................................................... 13 1.7. Alcance y aportaciones............................................................................................................... 13 1.8. Organización del documento ...................................................................................................... 14

2.1. Introducción............................................................................................................................... 22 2.2. Análisis de requerimientos para un sistema tolerante a fallas ...................................................... 24 2.3. Modos de falla y análisis de efectos............................................................................................ 26

2.4. Variable de interés contemplada en c.c. y c.a. ............................................................................. 30 2.5. Modos de falla y análisis de efectos en CMLI............................................................................. 32

2.6. Aislamiento y técnica de modulación ......................................................................................... 38

3.1. Diseño del sistema tolerante basado en un inversor en cascada ................................................... 50 3.2. Detección................................................................................................................................... 50 3.3. Aislamiento de la falla................................................................................................................ 54 3.4. Reconfiguración de IPDPWM .................................................................................................... 55 3.5. Límites de operación .................................................................................................................. 61

CENIDET Electrónica de potencia

Página ii

Anexo C1 ................................................................................................................................................ 67

Anexo C2 ................................................................................................................................................ 68

4. Análisis de resultados...................................................................................................................... 71

Anexo D1 ................................................................................................................................................ 90

5. Conclusiones y trabajos futuros ..................................................................................................... 91

Referencias ............................................................................................................................................. 94

4.1. Descripción general del sistema.................................................................................................. 72 4.2. Análisis del sistema libre de fallas .............................................................................................. 75 4.3. Análisis bajo la influencia de falla .............................................................................................. 77 4.4. Validación experimental............................................................................................................. 86 4.5. Análisis y comparación de resultados ......................................................................................... 88

5.1. Conclusiones generales .............................................................................................................. 92 5.2. Recomendaciones y trabajos futuros........................................................................................... 93


Página iii

Abreviaciones y simbología Ao, An, Bn Términos de la señal de Fourier Valor constante que depende del dispositivo Valor constante que depende del dispositivo c capacitancia d Diodo f Frecuencia ic Corriente del colector kp Transconductancia del dispositivo L Inductancia Lp Inductancia parásita de la fuente M, ma Índice de modulación de amplitud N Número de niveles de tensión q Transistor Rp Resistencia parásita de la fuente van Voltaje de salida del convertidor, fase A vcr Voltaje de la señal portadora Vcd Voltaje CD de entrada del convertidor vGE Voltaje de control de un dispositivo VPWM Voltaje del controlador vth Voltaje de umbral vo Voltaje de salida del convertidor ZL Impedancia de la carga c.a. Circuito abierto CA Corriente alterna c.c. Cortocircuito CD Corriente directa CSI Inversor como fuente de corriente CMLI Inversor multinivel en cascada DCMLI Inversor multinivel con diodos de enclavamiento DSEP Dispositivo semiconductor de potencia EMI Interferencia electromagnética FCMLI Inversor multinivel con condensadores flotantes FDI Detección de fallas y aislamiento FFT Transformada rápida de Fourier GTO Transistor apagado por compuerta IFAC Federación internacional de control automático IGBT Transistor bipolar de compuerta aislada IPDPWM Modulación PWM por disposición de fase MV Mediano voltaje NPC Inversor con diodos de enclavamiento de tres niveles PWM Modulación por ancho de pulso STF Sistema tolerante a fallas S, SW Dispositivo de conmutación VSI Inversor como fuente de voltaje


Página iv

Lista de figuras y tablas Figura 1-1 Diagrama general, en bloques, de un accionador............................................................. 2 Figura 1-2 (a) Inversor de dos niveles para y (b) voltaje de salida con dos niveles. .......................... 4 Figura 1-3 Topologías básicas tolerantes a fallas.............................................................................. 5 Figura 1-4 (a) Topologías de inversores multinivel de 5 niveles. ...................................................... 7 Figura 1-5 Inversor con condensadores flotantes tolerante a fallas de 4 niveles. ............................... 9 Figura 1-6 DCMLI de 3 niveles con interruptores adicionales.......................................................... 9 Figura 1-7 Inversor en cascada tolerante a fallas. ............................................................................11 Figura A3-1 Inversor multinivel con condensadores flotantes (5 niveles), una fase. ........................17 Figura A3-2 Inversor multinivel con diodos de enclavamiento (4 niveles), una fase. .......................18 Figura A3-3 Inversor multinivel en cascada (cinco niveles), una fase..............................................19 Figura 2-1 Clasificación del control tolerante a fallas......................................................................22 Figura 2-2 Esquema para el diagnóstico de fallas............................................................................23 Figura 2-3 Esquema para la reconfiguración y esquema para la reestructuración............................23 Figura 2-4 Diseño tolerante a fallas con redundancia estática. .........................................................24 Figura 2-5 Diseño tolerante a fallas con redundancia dinámica .......................................................25 Figura 2-6 Diagrama simplificado de un dispositivo y su señal de control.......................................27 Figura 2-7 Diagrama simplificado para la falla c.a. .........................................................................28 Figura 2-8 Diagrama simplificado para la falla c.c. .........................................................................29 Figura 2-9 Voltaje de salida de un inversor multinivel. ...................................................................31 Figura 2-11 Inversor Cascada de 7 niveles (una fase) y su respectiva señal de voltaje sin falla. .......35 Figura 2-12 Formas de onda de voltaje de fase para c.c...................................................................36 Figura 2-13 Formas de onda de voltaje de fase, interruptor positivo y negativo dañado...................37 Figura 2-14 Aislamiento para las células en el inversor en cascada. ................................................38 Figura 2-15 Estrategias de modulación de multi-portadoras con desplazamiento de nivel. ..............40 Figura 2-16 THD del voltaje de línea-línea para modulaciones: APOD, POD y PD. .......................40 Figura 2-17 Señales PWM para siete niveles (fase A) ...................................................................42 Figura B1-1 Inversor Diodos de enclavamiento de 5 niveles (una fase)...........................................44 Figura B1-2 Formas de onda bajo el modo de falla de cortocircuito teniendo varias fuentes de c.d .45 Figura B1-3 Forma de onda, (arriba) Falla en interruptor S1, (abajo) Falla en interruptor................45 Figura B1-4 (izquierda) Aislamiento de NPC para una fase, (derecha) bloque PCBB......................47 Figura B2 Diagrama de espacio vectorial para inversor de 7 niveles ...............................................48 Figura 3-1 Estructura general del sistema........................................................................................50 Figura 3-2 Disposición de los sensores de voltaje en una célula del inversor en cascada. ................52 Figura 3-3 Formas de onda de VGE Y VCE normalizadas para el caso libre de fallas ........................52 Figura 3-4 Formas de onda de VGE Y VCE normalizadas para el caso de c.a. ...................................53 Figura 3-5 Formas de onda de VGE Y VCE normalizadas para el caso de c.c. ...................................53 Figura 3-6 Formas de onda de VGE, VCE normalizadas y residuo r1(Sw2) para el caso de c.a. .........54 Figura 3-7 Célula con interruptor adicional para aislar ....................................................................55 Figura 3-8 Asignación de las señales para la estrategia IPDPWM. ..................................................56 Figura 3-9 Señal de referencia para la fase con falla........................................................................56 Figura 3-10 Señales moduladoras para compensar al sistema. .........................................................58 Figura 3-11 Asignación de señales cuando C2 falla. .......................................................................59 Figura 3-12 Asignación de señales cuando C1 y C2 falla. ..............................................................60 Figura 3-13 Referencias para compensar falla en dos células con falla. ...........................................61 Figura 3-14 Referencia y portadoras para IPDPWM 7 niveles. .......................................................62 Figura 3-16 Referencia de las fases que compensan la falla y portadoras normalizadas ...................63


Página v

Figura 3-17 Diagrama de contorno f(x,y), M=1, línea (---) áreas afectadas por las partes. ...............65 Figura 3-18 Diagramas f(x,y), con M=0.96 y M=0.8.......................................................................66 Figura C2-1 Ondas de referencia y portadora en el espacio x y y. ...................................................67 Figura C1-1 Diagrama de f(x,y) para un inversor de dos niveles. ....................................................68 Figura 4-1 Diagrama a bloques del sistema bajo estudio. ................................................................72 Figura 4-2 Diagrama esquemático del convertidor en cascada de siete niveles, sólo una fase. .........73 Figura 4-3 Elementos necesarios para la interfaz PSIM-SIMULINK...............................................74 Figura 4-4 Diagrama de flujo de operación del sistema ...................................................................74 Figura 4-5 Voltaje de línea VA y Voltaje de línea VAB sin falla. ........................................................75 Figura 4-6 THD de VA y THD de VABsin falla. ................................................................................76 Figura 4-7 Diagrama fasorial de las señales de salida sin falla. .......................................................77 Figura 4-8 Referencias trifásicas y una portadora de la célula dañada. M=0.8 .................................77 Figura 4-9 Voltaje de fase con falla a fcr=3600Hz, ..........................................................................78 Figura 4-10 Voltaje de línea Vab, con falla ......................................................................................78 Figura 4-11 Corrientes de fases antes y después de falla. ...............................................................79 Figura 4-12 THD de VAB yTHD de VBC............................................................................................79 Figura 4-13 Ángulos de los voltajes de línea y diagrama fasorial cuando una célula falla..............80 Figura 4-14 Asignación de señales para cuando C2 o C3 falla ........................................................81 Figura 4-15 Resultados de simulación cuando C2 o C3 falla A. ......................................................82 Figura 4-16 Asignación de señales cuando C1 y C2 fallan .............................................................82 Figura 4-17 Señales de referencia para las tres fases, M=0.75 .........................................................83 Figura 4-18 Señales de referencia y voltaje de fase dañada Va.........................................................83 Figura 4-19 Voltaje de línea-línea VAB y corrientes de fase A y B ...................................................84 Figura 4-20 THD de VAB .................................................................................................................84 Figura 4-21 THD de VBC .................................................................................................................85 Figura 4-22 THD para: 0,1 y 2 células con falla. .............................................................................85 Figura 4-23Ángulos de los voltajes de línea y diagrama fasorial cuando dos células fallan ............85 Figura 4-24 Resultados experimentales para el proceso de reconfiguración de IPDPWM................86 Figura 4-25 Componentes fundamentales de los voltajes de línea; de izquierda a derecha: Vab, Vbc, Figura 4-26 Resultados experimentales para el proceso de reconfiguración para dos células. ..........88 Figura D-1 Diagrama de bloques del sistema, ................................................................................90 Tabla 1-1 Niveles de voltaje y estados de conmutación para un inversor de cinco niveles………… 6 Tabla 1-2 Combinaciones para obtener (1/2)Vdc. ............................................................................ 8 Tabla 2-1 Grados de severidad del modo de falla. ...........................................................................33 Tabla 2-2 Tasas para detección de modos de falla. ..........................................................................33 Tabla 2-3 Grado de ocurrencia (tasa de fallos). ...............................................................................34 Tabla 2-4 Parámetros de simulación. ..............................................................................................35 Tabla 2-5 FMEA Inversor Cascada.................................................................................................37 Tabla B1-1 FMEA del Inversor con Diodos de Enclavamiento .......................................................46 Tabla B1-2 Factores de esfuerzo y tasa de fallos del interruptor de potencia. ..................................47 Tabla 3-1 Matriz reducida para el diagnóstico de las fallas .............................................................54 Tabla 3-2 Expresiones de las referencias para la compensación. .....................................................58 Tabla 3-3 Expresiones de las referencias para la compensación. .....................................................60 Tabla 3-4 Función de conmutación IPDPWM 7 niveles, f(x,y). .......................................................62 Tabla 4-1 Parámetros de simulación ...............................................................................................74 Tabla 4-2 Condiciones experimentales............................................................................................86 Tabla 4-3 Comparación de los métodos para la compensación de c.c. y c.a. ....................................89


Página vi

Resumen Resumen: Este trabajo se focaliza en el análisis del inversor multinivel en cascada tolerante a fallas, usando la estrategia de modulación con disposición en fase PWM (IPDPWM). Los modos de falla que se pueden tolerar en el convertidor son: cortocircuito y circuito abierto. La célula con falla correspondiente se aísla del sistema y se trabaja con el resto. Ante la presencia de una falla en un interruptor de potencia, las señales de compuerta se reconfiguran para obtener un voltaje línea-línea balanceado. Asimismo, se presenta una estrategia generalizada para un convertidor en cascada de N niveles.

Abstract: This paper is focused on the Fault Tolerant Cascaded Multilevel Inverter, using the modulation strategy with phase disposition PWM (IPDPWM).The failure modes the converter can tolerate are: short circuit and open circuit. The corresponding faulty cell is isolated but the system continues operating with the remaining cells. Gate signals are reconfigured in a simple way in order to obtain a balanced line-to-line output voltage, when there has been a failure on the power switch. Besides, a general strategy for a cascade converter with N levels is presented.


1

1. Introducción Los sistemas de control moderno son cada vez más complejos; y los algoritmos utilizados se vuelven más sofisticados. Por consiguiente, los problemas de confiabilidad, seguridad operacional y protección ambiental son de mayor importancia, especialmente, en sistemas que exigen alta seguridad como son: procesos químicos, reactores nucleares y sistemas de transporte de alta velocidad. Por lo tanto, existe una creciente necesidad en diseñar sistemas que permitan una operación segura y continua, lo cual, se logra mediante operaciones como reconfiguración, mantenimiento o reparación. A los sistemas que mantienen el proceso en operación de forma aceptable, aún después de que una falla se haya presentado, se les denomina sistemas tolerantes a fallas [Blanke, 00], [Isermann, 02].

Este capítulo, 1.1, inicia con los antecedentes del problema de los inversores multinivel tolerantes a fallas. La sección 1.2 contiene una revisión bibliográfica de los trabajos referentes a este tópico. En la sección 1.3 se presenta la problemática a resolver; en la sección 1.4, los objetivos del trabajo. En la sección 1.5 se muestra la metodología empleada en el trabajo. En la sección 1.6 se manifiesta la hipótesis. En la sección 1.6 se exhiben los alcances y aportaciones del presente trabajo. Para finalizar, en la sección 1.6 se presenta el sumario de la estructura del trabajo.


2

1.1. Antecedentes El desarrollo de los accionadores de mediano voltaje (MV) y de alta potencia empezó a mediados de los ochenta, cuando el tiristor GTO (Gate Turn Off) se hizo comercial. Este interruptor de potencia era el estándar de uso para los convertidores; hasta que a finales los noventa aparecieron en el mercado los transistores IGBTs (Insulated Gate Bipolar Transistors) y los tiristores GCTs (Gate Commutated Thyristors): las capacidades en voltaje y corriente de dichos interruptores se presentan en el anexo A2. Estos interruptores, dentro de las áreas de electrónica en alta potencia, han sido mejorados: presentan mejores características de conmutación, menores pérdidas, facilidad de control y operación sin circuitos snubber. En este trabajo se empleará la sigla DSEP para referirse a los dispositivos semiconductores de potencia.

Los accionadores de MV operan de 2.3kV a 13.8kV a una potencia que va de 0.4MW a 40MW. Se aplican en diversas áreas de la industria como: minería, petroquímica, cementera, del agua y del transporte entre otras. La mayor de ellos se usan en: bombas, ventiladores, compresores y transportadoras. Por otro lado, controlan el 3% de motores con velocidad variable (el porcentaje restante [97%] son para velocidad fija). Su instalación permite ahorros importantes de energía eléctrica y aumento en la productividad [Bin Wu 06]. La figura 1-1 muestra el diagrama general, en bloques de los accionadores de MV. Dependiendo de los requerimientos del sistema, y del tipo de convertidor utilizado, se pueden o no utilizar los filtros en el lado de la línea de alimentación y del motor. Asimismo, en la entrada, se usa un transformador de corrimiento de fase, con múltiples devanados en el secundario, para reducir la distorsión de la corriente de línea. El rectificador, que convierte el voltaje CA de alimentación a un voltaje de CD, presenta las topologías: diodos rectificadores multipulso, no controlados con base en diodos o controlados con base en SCR´s (Silicon Controlled Rectifier).

El filtro de CD puede ser un condensador para suavizar el rizo de voltaje o un inductor para suavizar el rizo de corriente, para accionadores de voltaje o de corriente respectivamente. La etapa inversora se clasifica generalmente como: inversor de voltaje VSI (Voltaje Source Inverter) o inversor de corriente CSI (Current Source Inverter). El primer inversor convierte un voltaje de CD en a un voltaje trifásico de CA con magnitud y frecuencia ajustable; el segundo inversor convierte una corriente de CD a una corriente trifásica ajustable de CA.

Figura 1-1 Diagrama general, en bloques, de un accionador


3

Debido a la importancia que tienen los inversores en los accionadores, existe un creciente interés y necesidad en desarrollar sistemas de control que hagan operar de forma aceptable a los inversores; incluso después de la aparición de una falla. A este tipo de sistemas de control se les denomina tolerantes a fallas, y son capaces de modificarse o adecuarse para mantener en operación al sistema convertidor.

A continuación se presenta las fallas que pueden presentarse en los convertidores inversores

(clásicos y multinivel); asimismo, se exponen los diferentes enfoques tolerantes a fallas que se han aplicado a estos. Para un mejor entendimiento de los conceptos usados en el actual trabajo, con base en el comité técnico del IFAC-SAFEPROCESS, se define la terminología relacionada con el control tolerante a fallas en el anexo A1.

1.1.1. Fallas relacionadas con los convertidores El convertidor es un conjunto de elementos electrónicos y presenta una gran confiabilidad; pero no se encuentra exento de fallas. Las más comunes, que pueden ocurrir en los sistemas CD-CA, se clasifican en [Aguayo 04], [Peuget, 98]:

o Fallas de alimentación de la red eléctrica (ausencia de voltaje o voltaje desbalanceado). o Fallas en la fuente de CD (Un diodo rectificador se apaga, el condensador o los sensores de

voltaje fallan, no se enciende o apaga el transistor limitador de tensión). o Fallas en los Dispositivos Semiconductores de Potencia. o Fallas de la modulación PWM que controla la conmutación de los interruptores de la etapa de

conversión; esto ocasiona que no se apague o se enciende el transistor. o Fallas térmicas en los DSEP. o Fallas de sensores. o Fallas en la carga.

Cabe mencionar que la principal causa de falla en el condensador electrolítico es la operación con voltaje de línea desequilibrado. Este fenómeno produce corrientes a baja frecuencia que contribuyen al incremento de temperatura: así se reduce su tiempo de vida [Jahns, 03]. A continuación se presentan las causas que ocasionan una falla en el interruptor y el porcentaje de probabilidad de ocurrencia de cada una [Aguayo 04].

o Dispositivos en circuito abierto (c.a.): 18%. o Dispositivos en cortocircuito (c.c.): 15%. o Fallas de control: 30%. o Fatiga térmica: 25%. o Otras fallas: 12%.


4

Al ocurrir una de estas causas hay una degradación en los voltajes de fase y de línea respectivos; que ocasiona una salida desbalanceada. Sin embargo, se debe tener un mecanismo que permita obtener un voltaje de línea balanceado para mantener en funcionamiento a la carga [Mingyao Ma 07], [Khomfoi 06], [Rodríguez 05]. A continuación se describen los mecanismos utilizados, comúnmente, en los inversores.

1.1.2. Convertidores Inversores con tolerancia a fallas La tolerancia a fallas en los inversores de dos niveles, y multinivel, se realiza de acuerdo a las características físicas y estados de conmutación que cada topología tiene; tal y como se revisa a enseguida.

a). Convertidores inversores de dos niveles

La topología de dos niveles domina en aplicaciones de bajo voltaje (600); sin embargo, se puede usar en aplicaciones de mayor voltaje con la conexión en serie de los DSEP. El diagrama del circuito simplificado para un inversor de dos niveles se presenta en la figura 1-2: está compuesto de seis grupos de interruptores con sus respectivos diodos (free-wheeling) en antiparalelo. Dependiendo de la operación de voltaje del inversor, cada grupo de interruptores se compone de 2 o más interruptores IGBT o GCT conectados en serie [Bin Wu 06].

(b) (a) Figura 1-2 (a) Inversor de dos niveles para aplicaciones alta potencia y (b) voltaje de salida con dos niveles.

En este tipo de inversores, los interruptores bloquean toda la tensión del bus de CD por lo que, generalmente, se usan componentes conectados en serie para repartir la tensión. Aunado a esto, al tratar de disminuir el contenido armónico en la tensión de salida, y tener un filtro más pequeño, se provocan mayores pérdidas por conmutación en los dispositivos. Los principales problemas que se identifican en estos sistemas son [Bin Wu 06], [Mohan, 03]:


5

o Altas pérdidas por conmutación. o Altos esfuerzos de tensión en los dispositivos por no usar conexión en serie. o Apareamiento confiable de DSEPs por conexión en serie [Bin Wu 06].

Debido a la estructura y características antes vistas de la topología clásica, los mecanismos

tolerantes a fallas empleados son limitados; como se revisa a continuación. Estrategias tolerantes Uno de los mecanismos tolerantes para la reconfiguración es la reposición del interruptor dañado. Lo cual, se consigue con redundancia física; esto significa tener uno o más DSEP conectados en paralelo, en funcionamiento, cuando ocurre una falla.

Cuando existe una avería en un DSEP, de una rama (fase del sistema), se cortocircuita ésta con interruptores auxiliares para entrar en operación la rama de respaldo; tal y como se muestra en la figura 1-3(a). La nueva rama trabaja con las señales de compuerta correspondientes, por lo que el sistema continúa trabajando de manera nominal (ver figura 1-3[b]) [Ribeiro 01].

La otra forma de reconfiguración del sistema consiste en acomodar la falla (redundancia analítica); lo cual implica una adecuación en las leyes del controlador para obtener un voltaje balanceado. El controlador modifica el desfasamiento entre las referencias de las fases sin falla, asimismo, se incrementa el índice de modulación para tratar de obtener el máximo voltaje posible a la salida.

Figura 1-3 Topologías básicas tolerantes a fallas a) y c) para una operación regular; b) y d) son los diagramas

post-falla (reconfigurados).

En este tipo de estrategia existe una degradación en el voltaje de salida. De igual manera, implica un sobre-dimensionamiento de los componentes [Ribeiro 01]. En la figura 3-1(c) se muestra


6

que no se tienen ramas adicionales; si ocurre una falla se cortocircuita la fase correspondiente y se trabajan con las restantes (figura 3-1[d]).

Como se puede observar, este tipo de inversores necesitan de interruptores adicionales o bien,

de un sobre-dimensionamiento de los DSEPs para que se pueda tolerar una falla. Ambos casos representan un incremento de costo adicional en el sistema.

b). Convertidores inversores multinivel

Existen otro tipo de inversores usados en accionadores de mediano voltaje: los multinivel. Estos, básicamente sintetizan una forma de onda de voltaje de CA a la salida con varios niveles, en varias tensiones de CD escalonadas. En [Bárcenas 02] se presenta la clasificación de las tres topologías básicas de inversores multinivel que son:

o Inversor en Cascada CMLI (Cascade Multilevel Inverter). o Inversor con Diodos de Enclavamiento DCMLI (Diode Clamped Miltilevel Inverter). o Inversores con Condensadores Flotantes FCMLI (Flying Capacitor Multilevel Inverter).

De las anteriores topologías, las que más se usan en la industria son las primeras dos, debido a

las características que presentan (ver anexo A3) [Bin Wu 06]. Los inversores multinivel se utilizan principalmente para: Incrementar la operación de voltaje sin la conexión en serie de DSEPs apareados. Minimizar el contenido armónico THD con varios niveles en el voltaje CA de salida y con

bajas frecuencias de conmutación <1kHz. Reducir los esfuerzos (dv/dt) e interferencia electromagnética EMI (por sus siglas en inglés).

Tabla 1-1 Niveles de voltaje y estados de conmutación para un inversor de cinco niveles. Estados de conmutación no disponibles (falla de c.c. en S1).


7

Usar redundancia física resulta impráctico en las topologías multinivel. Esto se debe al alto costo y tamaño del sistema. Sin embargo, estos inversores presentan una redundancia (analítica) en los estados de conmutación de los interruptores, es decir, hay diversas formas de obtener un nivel de voltaje intermedio a la salida. Por ejemplo, en la tabla 1-1 se exponen las diferentes combinaciones de los estados de conmutación para obtener un voltaje a la salida para en inversor de cinco niveles (ver topología en cascada, figura 1-4 (a)).

Figura 1-4 De arriba hacia abajo: Voltaje de salida y topologías de inversores multinivel de 5 niveles (condensadores flotantes, diodos de enclavamiento y cascada simétrico).


8

Cuando ocurre una falla en un DSEP, algunos estados de conmutación ya no se pueden usar porque el interruptor respectivo no contribuye en la formación de un nivel. Por ejemplo, si ocurre una falla de cortocircuito en S1 se pierden ocho estados de conmutación (ver tabla 1-1). Por consiguiente, se debe implementar alguna ley de control que seleccione estados de conmutación no dañados. Esto, es una característica de gran utilidad que tienen los inversores multinivel para el diseño de un sistema tolerante a fallas. En el estado del arte se revisarán los trabajos relacionados al respecto.

1.2. Estado del arte La investigación en la tolerancia a fallas en los inversores multinivel es reciente: el primer trabajo reportado es del 2001. Los artículos publicados se clasifican, principalmente, en topologías del inversor y estrategias de modulación. A continuación se presentan los trabajos reportados en los diferentes congresos internacionales como APEC (The Applied Power Electronics Conference) e IAS (Industry Applications Society). Inversor multinivel con condensadores flotantes

En [Kou 04] se analiza un inversor de cuatro niveles con condensadores flotantes, en donde, se utilizan interruptores adicionales para aislar la falla. Se necesita un total de 10 interruptores en cada fase para poder aislar la falla, tal y como se observa en la figura 1-5. Los condensadores trabajan a diferentes tensiones: (3/4), (1/2) y (1/4) de Vdc; esto da la oportunidad de tener redundancia para obtener un voltaje, por ejemplo, para (1/2)Vdc se tienen hasta seis combinaciones (tabla 1-2).

Tabla 1-2 Combinaciones para obtener (1/2)Vdc.

El inversor con condensadores flotantes es difícil de realizar por que cada condensador se carga a diferente voltaje conforme el nivel de tensión se incrementa, lo cual, requiere de un control más complejo. Asimismo, los problemas de encendido, y el que la topología use condensadores electrolíticos hace que la topología no sea atractiva para el diseño de un sistema tolerante a fallas, lo cual cambiaría si se tienen fuentes en lugar de condensadores [Rashid 03],[Mingyao Ma 07].

En [Kou 04], la técnica de modulación empleada para seleccionar los estados de conmutación y

compensar la falla es SVPWM1. Con la reconfiguración de dicha modulación y el uso de interruptores

1 SVPWM (Space Vector Pulse Width Modulation). Modulación con base en espacios vectoriales


9

auxiliares se obtiene una operación nominal bajo la influencia de una falla. Cabe mencionar que al presentarse una falla ocurre un desbalance de voltaje extra en los condensadores, por lo que se vuelve aún más complejo su control [Mingyao Ma 07].

Figura 1-5 Inversor con condensadores flotantes tolerante a fallas, 4 niveles.

Inversor multinivel con diodos de enclavamiento En [Da Silva 06], [Francois 02], [Li 05], [Lee 06] y [Park 04] se estudia el inversor con diodos de enclavamiento de tres niveles o NPC (Neutral Point Clamped). Para aislar la falla en una fase se usa un interruptor bidireccional, como se muestra en la figura 1-6, para cortocircuitar la fase respectiva y se trabaja con las restantes; para lo cual se reconfigura la técnica de modulación SVPWM. Con los pasos anteriores se obtiene un voltaje línea-línea balanceado, aunque degradado.

(a) (b)

Figura 1-6 DCMLI de 3 niveles con interruptores adicionales. (a) para aislar la fase y (b) para aislar al DSEP.

En [Da Silva 06] adicionalmente se propone el uso de interruptores (SCRs) auxiliares en

paralelo con cada interruptor de la topología, lo cual es un equivalente a la técnica de aislamiento


10

antes mencionada. El uso de una rama adicional es la única reconfiguración que puede tener el sistema para una operación nominal después de que se presenta una falla

La mayoría de inversores de esta topología que se implementan son de tres niveles (NPC) [Bin Wu 06]. Porque a un número mayor de niveles, se dificulta su realización por el número elevado de diodos de enclavamiento; por ejemplo para siete niveles se necesitan 90 diodos. Lo anterior complica la conexión entre el bus de CD y los componentes. Asimismo, se presentan problemas de control en el balanceo de voltaje del punto neutro del sistema [Rashid 01]. Sin embargo, esto último se puede resolver usando la modulación SVPWM; o bien, usando un transformador con varios devanados en el secundario, que pueden servir para suministrar los voltajes de entrada [Bin Wu 06], [Holmes 03].

Inversor multinivel en cascada En [Wei 03] y [Wei 04] se estudia un inversor de siete niveles que utiliza un interruptor bidireccional por cada célula para aislar la falla, tal y como se muestra en la figura 1-7. Al ocurrir una falla en un interruptor se cortocircuita la célula correspondiente y se opera con las restantes.

En [Wei 03], los estados de conmutación de las células se controlan con SVPWM; mientras que en [Wei 04] se usa PSPWM2. Entre estas dos técnicas de modulación, la primera mencionada presenta la desventaja de un mayor cálculo matemático que se refleja en una mayor carga computacional. Al tener una célula con una falla, el inversor da un voltaje balanceado con una degradación del 16.5% usando SVPWM, y un 13% empleando PSPWM [Wei 04]. Cabe mencionar que el porcentaje de degradación se obtiene con la relación del voltaje efectivo de salida con falla y el voltaje efectivo sin falla (Vorms(falla)/Vorms).

En [Khomfoi 06] se presenta el inversor en cascada de 11 niveles (5 células). El convertidor

utiliza la modulación IPDPWM3 para generar las señales de compuerta, las cuales se reasignan cuando existe una falla; asimismo, se aumenta el índice de modulación M. Para obtener un voltaje balanceado es necesario contar con el mismo número de células por fase, por lo que se tienen que aislar células sin falla en otras fases. Con la técnica de compensación se obtiene una operación nominal sólo cuando existe una célula con falla. Pero cuando se tienen dos células con falla, cuatro células adicionales se cortocircuitan, y se obtiene el 50% de degradación del voltaje.

En [Lei Hu 05] y [Mingyao Ma 07] se trabaja con el inversor en cascada de 5 niveles (3 células). Cuando se tiene una célula con falla, se reconfigura la modulación IPDPWM y se aprovechan todos los interruptores sin falla para tener un voltaje nominal balanceado. Sin embargo, la operación nominal debe tener un índice de modulación bajo (M<2/3); aunado a esto, al usar todos los interruptores posibles no se puede aislar la célula correspondiente para repararla.

Por último, el inversor en cascada tiene la desventaja de usar fuentes separadas de CD; esto implica que se incremente el costo del sistema por tener un transformador (phase shifted transformer) a la entrada con varios devanados en el secundario; sin embargo, es un costo que se puede incluir en el diseño del tolerante a fallas. Asimismo, la modularidad del sistema se aprovecha en la práctica, ya 2 PSPWM (Phase Shifted Pulse Width Modulation), Modulación con multiportadoras desplazadas en fase 3 IPDPWM (In Phase Disposition Pulse Width Modulation), Modulación PWM con disposición en fase.


11

que las células se construyen típicamente con interruptores de bajo voltaje (1400V) y operen a 480Vrms de salida; así, sólo se adecua el número de células para una aplicación dada. Por ejemplo, 7 células para motores de 2300V y 9 células para motores de 3300V.

Figura 1-7 Inversor en cascada tolerante a fallas.

Conclusión Las topologías antes presentadas utilizan la reconfiguración de la modulación para obtener un voltaje de línea balanceado. Cabe mencionar que los convertidores DCMLI y FCMLI utilizan la modulación SVPWM; por ser necesaria en el balanceo de los condensadores. Por su parte, el inversor CMLI puede usar, además de la modulación SVPWM, estrategias de modulación con multi-portadoras.

Con la reconfiguración de la modulación se tiene un voltaje balanceado, pero para mantener una operación nominal es necesario usar interruptores auxiliares, o bien, tener un funcionamiento nominal a un índice de modulación bajo.

Cabe mencionar que una falla en un DSEP, en el inversor DCMLI o FCMLI, provoca un

desbalance de tensión en los condensadores, lo que provoca que la falla sea aún más difícil de controlar. Este efecto es más notorio en el convertidor FCMLI por contar con un mayor número de condensadores [Lei 05], [Mingyao Ma 07].

Los convertidores multinivel más usados en la industria son DCMLI y CMLI. Los inversores

en cascada encuentran se aplican a partir de siete niveles; mientras que los inversores con diodos de enclavamiento lo hacen desde tres hasta cinco niveles [Bin wu 06]. Del estado del arte, y en la revisión de las características, se contemplaron las principales ventajas y desventajas en el uso de una topología dada en un Sistema Tolerante a Fallas (STF). Con base en lo visto, es de interés evaluar de aquí en adelante, con mayor profundidad al convertidor en cascada: su característica de modularidad, su fácil incremento de niveles y no presentar desbalance en los condensadores de entrada [Bin Wu 06], [Eaton 03].


12

1.3. Problemática Al incrementar el número de niveles de tensión en la salida, los inversores multinivel presentan ventajas de operación tales como: menor estrés de voltaje en los interruptores y una reducción del contenido armónico en el voltaje. Sin embargo, este incremento implica emplear más células y, por lo tanto, interruptores en la topología; como consecuencia, la probabilidad de falla del sistema aumenta [Mingyao Ma 07].

El presente trabajo se enfoca sólo a la etapa de conversión y no a las causas externas que puedan tener una falla; entonces, el elemento de interés es el interruptor de potencia. Las fallas contempladas son las de cortocircuito y circuito abierto que cubren un 33% del total de las fallas. Al presentarse una falla, se tiene una variación en el voltaje fase y, por consiguiente, en el voltaje de línea. Lo anterior ocasiona desbalanceado en el voltaje de salida (no debe ser mayor del 3%). Al ocurrir el desbalance se daña la carga y eventualmente se para el sistema [NEMA Standard MG1 12.45-1987].

1.4. Objetivo general y objetivos particulares El objetivo general consiste en diseñar una estrategia de reconfiguración que permita tener una salida balanceada cuando ocurra una falla de cortocircuito, o de circuito abierto, en un inversor multinivel en cascada de 7 niveles.

Los objetivos particulares para la realización de este trabajo son:

o Analizar los modos de falla y sus efectos en las topologías multinivel CMLI y DCMLI.

o Reconfigurar la modulación IPDPWM para la topología CMLI. o Reestructurar el sistema para que, aún operando, se repare.

o Obtener las restricciones para la operación del sistema.

1.5. Metodología El primer paso en el diseño de un STF es un análisis de la falla, en donde, se ven los modos de falla: cómo pueden ocurrir y qué efectos tienen. Por lo tanto, en una primera etapa, se estudia un inversor CMLI de 7 niveles para ver principalmente la severidad de las fallas. Posteriormente, se realiza la reconfiguración para tolerar la falla, que es el segundo paso en el diseño. El método que se siguió fue el siguiente:


13

- Estudio de los modos de falla y análisis de efectos en los inversores DCMLI y CMLI.

- Selección de la técnica de modulación y del convertidor multinivel a reconfigurar. - Diseño y análisis de la reconfiguración de la modulación IPDPWM, para las fallas de

cortocircuito y circuito abierto. - Obtención de los límites de operación del sistema.

- Validación del método en simulación y experimentalmente.

1.6. Hipótesis Se puede lograr un diseño tolerante a fallas aprovechando la naturaleza redundante de un inversor multinivel. Asimismo, con los cambios en los estados de conmutación y, a través de la modificación de la estructura del sistema, se puede lograr un voltaje nominal línea-línea balanceado; aún ante la presencia de una falla, de cortocircuito o circuito abierto, en el sistema.

1.7. Alcance y aportaciones Los alcances obtenidos en la realización del trabajo de investigación son:

o Estudio del modo de efectos y análisis de fallas en los convertidores en cascada y con diodos de enclavamiento.

o Análisis y diseño de la reconfiguración de la técnica de modulación IPDPWM.

o Posible obtención de un voltaje balanceado aún después de que se presenta la falla.

Las aportaciones logradas en este trabajo de tesis son:

o Fácil cálculo para reconfigurar la técnica de modulación IPDPWM. o Compensación de las fallas, cortocircuito y circuito abierto, con la misma reconfiguración

propuesta.

o Funcionamiento nominal del sistema aún después de presentarse una falla: significa que no hay degradación en el voltaje de salida, tanto en magnitud como frecuencia.


14

1.8. Organización del documento El documento ha sido organizado en 5 capítulos. El capítulo 1, ya visto, contempla los antecedentes, Estado del Arte, problemática a resolver, hipótesis formulada y objetivos a alcanzar en el trabajo de investigación.

En el capítulo 2 se presenta la formulación del problema de control tolerante a fallas y se

incluyen las definiciones de los términos básicos empleados a lo largo del documento. También se presenta el primer paso para el diseño del inversor tolerante a fallas, en el cual, se estudian las topologías multinivel básicas y se selecciona el CMLI. La selección es con base en un estudio del modo de fallas y análisis de efectos en los convertidores.

El capítulo 3 está dedicado al diseño y análisis de la técnica de compensación propuesta para el inversor en cascada de siete niveles. Se revisa el proceso de aislamiento de la célula con falla y la reconfiguración de la modulación IPDPWM. Por último, se detallan los límites de operación del sistema. El capítulo 4 se divide en tres partes principales. En la primera parte se presenta el comportamiento del inversor sin falla. En la segunda parte se analizan los resultados, en presencia de una falla en cortocircuito o en circuito abierto. Por último, se presentan los resultados en presencia de dos células con falla para una fase del sistema.

Finalmente, en el capítulo 5, se presentan las conclusiones del presente trabajo de investigación y la comparación de los resultados obtenidos con respecto a trabajos similares. De igual manera, se proponen recomendaciones y trabajos futuros.


15

Anexo A1 Es particularmente importante definir adecuadamente la terminología relacionada con el control tolerante a fallas. A continuación se definen los términos principales, los cuales se pueden encontrar con mayor detalle en IFAC- SAFEPROCESS (Isermann and Ballé, 1997).

Acomodación de la falla: Cambio en los parámetros o estructura del controlador, para evitar consecuencias de la falla. La entrada-salida entre el controlador y la planta permanece sin cambios. El objetivo de control permanece sin cambios, a pesar de que el desempeño pueda degradarse. Anomalía: Característica del sistema, o parte de él, no congruente a la ley natural o a la lógica del sistema. Avería: Inaptitud de un dispositivo a cumplir con su función. Confiabilidad: Tiene que ver con la habilidad de completar satisfactoriamente una tarea, en un periodo de tiempo definido. Un control que permite completar de forma normal las tareas del sistema después de que un componente falla (mejora la confiabilidad). Falla: Anomalía del funcionamiento interno de un sistema físico. Ampliando más, es una desviación no permitida de al menos una propiedad característica o parámetro del sistema desde una condición normal, usual o aceptable. Paro: Interrupción permanente de una habilidad de los sistemas a realizar una función requerida bajo las condiciones de funcionamiento especificadas. Protección: Medios por los que un comportamiento potencialmente peligroso en el sistema se suprime si es posible, o medios por el cual las consecuencias de un comportamiento peligroso se evitan. Reconfiguración: Es el cambio en la entrada-salida entre el controlador y la planta, para tolerar la falla se cambia la estructura y parámetros del controlador. El objetivo original de control permanece sin cambios, y se alcanza a pesar de un desempeño degradado. Residuo: Un indicador que refleja el comportamiento de una falla. Idealmente vale cero cuando el sistema se encuentra libre de fallas, y uno en caso de que si exista. Restructuración: Son los cambios realizados en la estructura física del sistema. Tolerancia a fallas: La habilidad que tiene un sistema de mantener los objetivos de control, a pesar de presentarse una falla. Una degradación en el desempeño es aceptada de acuerdo a los requerimientos que se especifiquen. La tolerancia a fallas se puede obtener con base en la acomodación o la reconfiguración.


16

Anexo A2 En la figura A2 se muestran los voltajes y corrientes de operación para la mayoría de los interruptores disponibles comercialmente para los accionadores en MV. Los fabricantes ofrecen SCRs con las características de 12kV/1.5kA o 4.8kV/5kA. Los interruptores GTO o GCT alcanzan los valores de operación de 6kV y 6kA. Las características de operación de los interruptores IGBTs se encuentran alrededor de 6.5kV/0.6kA o 1.7kV/3.6KA.

Figura A2 Límites de operación en voltaje y corriente de los interruptores de potencia [Bin Wu 06].

Anexo A3 A continuación, se describen de manera general las tres topologías básicas de inversores multinivel que son: Inversor con condensadores flotantes, Inversor con diodos de enclavamiento e inversor en cascada. Asimismo se ponen las principales ventajas y desventajas al emplearlos en sistemas tolerantes a fallas. Inversor con Condensadores Flotantes (FCMLI) En esta configuración se tienen condensadores en lugar de tener diodos de enclavamiento (ver figura A3-1), los cuales generan la tensión de salida. El bus de CD consta de N-1 condensadores a la entrada, (N-1)(N-2)/2 auxiliares por fase y 2(N-1) interruptores para N niveles de tensión deseados a la salida. Cada condensador debe mantener una tensión E; así mismo, el convertidor presenta grandes problemas para mantener equilibradas las tensiones asociadas a los condensadores. Esto lleva a usar un control complejo en el inversor, sus ventajas y desventajas son: Ventajas Cuenta con varios estados de conmutación y puede usarse modulaciones PWM basadas en

portadora, o PWM basada en espacios vectoriales.


17

Desventajas

o El control del inversor es el más complicado entre los inversores estudiados en este trabajo, ya que necesita controlar la tensión de todos los condensadores, además realizar la función de inversor como tal [Bin Wu 06].

o Los problemas que presenta en el encendido así como su control, lo hacen poco práctico

[Holmes 03]. El control se complica al presentarse una falla, ya que los condensadores se cargan de diferente forma y el sistema puede colapsar [Mingyao Ma 07].

o El número excesivo de condensadores hace al inversor muy voluminoso cuando se tienen varios niveles en la señal de salida. Siendo además estos elementos, los que lo hacen poco atractivo para un sistema tolerante a fallas [Rashid 03].

Figura A3-1 Inversor multinivel con condensadores flotantes (5 niveles), una fase.

Inversor con Diodos de enclavamiento (DCMLI) Ésta topología que se muestra en la figura A3-2 consiste en N-1 condensadores en el bus de CD y 2(N-1) interruptores para N niveles de tensión deseados a la salida. Requiere (N-1)(N-2) diodos de enclavamiento por fase los cuales deben de bloquear la tensión E del condensador.

Por otra parte el convertidor presenta generalmente problemas de desequilibrio en los condensadores, para lo cual se debe de ejercer un control de voltaje para el punto neutro. A continuación se revisan las ventajas y desventajas que presenta la topología [Rodríguez 02], [Sanabria, 04], [Bin Wu, 06], [Holmes 03].


18

Ventajas Los métodos para la secuencia de activación de los interruptores pueden ser con modulación

PWM basada en multi-portadoras, para inversor de tres niveles o Neutral Point Clamped (NPC), o en espacios vectoriales [Bin Wu 06]. Estas modulaciones permiten cambiar los estados de conmutación para poder compensar la falla.

En la práctica se emplean de 3, 4 y 5 niveles; pero comúnmente se implementa el de tres

niveles o NPC. Éste usa menos elementos en comparación con el inversor en cascada de 7 niveles.

Desventajas

o Si el número de niveles de tensión es elevado (>5) se requiere gran cantidad de diodos enclavamiento, de manera que se torna complejo construir, lo que hará al sistema costoso e impráctico de implementar [Bin Wu 06], [Rashid 03].

o Es necesario controlar el voltaje en los condensadores para mantener el punto neutro, al

incrementar el número de niveles esto se torna complejo, lo contrario puede ocasionar una falla prematura en los interruptores si no se controla a tiempo al ocurrir una falla. Para solucionar este tipo de problema se pude usar convertidores CD-CD, modulación vectorial o rectificadores multinivel controlados [Bárcenas 02].

o Para aislar la falla se tiene que cortocircuitar una fase completa o usar interruptores auxiliares

por cada interruptor de la topología.

Figura A3-2 Inversor multinivel con diodos de enclavamiento (4 niveles), una fase.


19

Inversor en Cascada (CMLI) Está constituido por inversores de la topología puente completo conectados en cascada como se muestra en la figura A3-3, esto permite dividir la tensión del sistema en los inversores (o células). El número niveles N de tensión generados a la salida depende del número de células H de acuerdo la ecuación A31-1, donde todas las células tienen la misma tensión de entrada. 2 1N H Ec. A3-1

Las desventajas y desventajas del sistema son las siguientes:

Ventajas Su control es sencillo, se puede usar cualquier técnica PWM basada en multi-portadoras o

espacios vectoriales. La reconfiguración de la modulación permite cambiar los estados de conmutación adecuados para poder compensar la falla

Su característica de modularidad se puede aprovechar en la reestructura del sistema para

tolerar la falla [Mingyao Ma 07], [Wei 03].

No presenta problemas de balance de tensión en los condensadores de entrada, por lo que una falla no afecta en mayor medida en la reconfiguración del control.

Figura A3-3 Inversor multinivel en cascada (cinco niveles), una fase.

Desventajas

o Su desventaja es que necesita fuentes de CD separadas, y el alto costo del transformador de entrada [Eaton 03].


20


21

2. Operación tolerante a fallas La operación de un sistema tolerante a fallas se logra mediante un conjunto de técnicas desarrolladas para incrementar la disponibilidad del sistema y disminuir los riesgos probables de falla. Estas pueden ocurrir en los sensores, actuadores, en el proceso en si mismo o en el controlador del sistema; además, causan reacciones no deseadas como el paro del sistema, lo cual puede representar pérdidas económicas. Con la importancia que esto implica en algún proceso, la disponibilidad del sistema es relevante por lo que la confiabilidad de éste es de interés esencial en el diseño. Un método efectivo de bajo costo, para incrementar dicha confiablilidad, es mediante el Control Tolerante a Fallas [Blanke 00]. La estructura de este capítulo es la siguiente: En la sección 2.1 se muestra una breve introducción del control tolerante a fallas para ver sus distintos enfoques. En la sección 2.2 se presentan los requerimientos para un sistema tolerante a fallas. En la sección 2.3 se describen las fallas y el procedimiento para realizar el estudio de modos de falla y análisis de efectos. En la sección 2.4 se verifica la variable de interés y en la sección 2.5 se analizan los modos de falla en el convertidor en cascada. Por último, en la sección 2.6 se presenta la técnica de aislamiento y de modulación del convertidor


22

2.1. Introducción Debido a la gran importancia que los convertidores multinivel representan, últimamente existe el interés de mantener al sistema trabajando en un nivel aceptable aún después de haberse presentado una falla en los DSEP, esto se puede lograr mediante el Control Tolerante a Fallas (CTF).

El objetivo principal del CTF es prevenir que una falla se convierta en una situación de peligro para el operador o para el medio ambiente. Para esto, se combinan varias disciplinas para alcanzar dicho objetivo, se realiza un diagnóstico de fallas y se calcula, adecuadamente, los parámetros en el controlador del sistema para tomar acciones correctivas y tolerar la falla cuando se detecta [Blanke 00].

El CTF se consigue mediante el uso de equipo disponible, mediciones y el conocimiento de

la aplicación determinada. Los métodos para alcanzar el control tolerante a fallas deben ser evaluados en términos de costo, estabilidad, límites de degradación permitidos y carga computacional; éste último es, frecuentemente, el factor de decisión. Lo cierto es que se necesita del esfuerzo en cada una de las etapas de diseño del sistema [Patton 97].

El control tolerante fallas tiene dos enfoques, tal y como se muestra en la figura 2-1. El primero de ellos es el pasivo y consiste en el diseño con control robusto. Es un área investigada desde los 70s, y se basa en el diseño de un control realimentado que sea capaz de alcanzar sus objetivos ya sea en condiciones normales o en presencia de falla. Sin embargo, sólo existen controladores robustos para una clase reducida de cambios en la dinámica del sistema provocados por fallas. Además, la información que concierne a los efectos de las fallas sobre el proceso controlado, usualmente, no se considera [Blanke 00], [Patton 97].

Figura 2-1 Clasificación del control tolerante a fallas.


23

En el segundo enfoque, el activo, se opera con nuevas leyes de control ante una falla para obtener las propiedades deseables de desempeño: se toma en cuenta que se puede tener una operación degradada.

Asimismo, en el enfoque activo se requiere de un conocimiento a priori de los tipos de fallas

esperadas, o bien de un mecanismo de diagnóstico que detecte y aísle fallas no anticipadas. Un diagnóstico de fallas o FDI (Fault Detection and Isolation) consiste en reconocer un comportamiento anormal de los elementos en forma temprana, clasificar y determinar las consecuencias de las fallas para poder evaluar como responderá el sistema. La localización y naturaleza de las fallas se usa para rediseñar la función del controlador mediante tres etapas principales: detectar, localizar y estimar la falla. El esquema del diagnóstico se muestra en la figura 2-2.

Figura 2-2 Esquema para el diagnóstico de fallas

En la primera etapa se generan los residuos o señales que informan la aparición de una falla.

En la segunda etapa se evalúan los residuos para proporcionar el lugar, instante y tipo de la falla a partir de un análisis. Por último, en la tercera etapa, se proporciona información del comportamiento y magnitud temporal de la falla a partir de la evaluación generada en la etapa anterior.

El diagnóstico de fallas permite activar mecanismos tolerantes como la reconfiguración o

reestructuración del sistema; el primero tiene que ver con cambios en el controlador y el segundo se relaciona con la modificación de la estructura física del sistema [Ven03], [Fuchs, 03], [Bolognani, 00]. En la figura 2-3 se presentan los esquemas para los mecanismos antes mencionados.

(a) (b) Figura 2-3 (a) Esquema para la reconfiguración y (b) Esquema para la reestructuración y

reconfiguración

Por último, para calcular los nuevos parámetros en el controlador cuando ocurre una falla se tienen dos perspectivas como se observa en la figura 2-1. La basada en proyección y la de rediseño del controlador en línea. Ésta última requiere del cálculo de nuevos parámetros del controlador en línea, en respuesta a un mal funcionamiento del control. Por su parte, en la primera perspectiva


24

mencionada, una nueva ley de control ya predefinida es seleccionada de acuerdo a la estructura requerida del controlador [Patton 97].

2.2. Análisis de requerimientos para un sistema tolerante a fallas La primera etapa del desarrollo de un sistema tolerante a fallas se basa en un análisis de posibilidad para que un componente falle, posteriormente, se ve el modo de la falla y su respectivo análisis de efectos en el sistema. En resumen, todas las fallas potenciales y sus efectos deben determinarse si es posible, en un estudio llamado FMAE (Failure Mode and Analisis Effects).

El diseño de redundancias es la segunda etapa en el desarrollo de un sistema tolerante a fallas. En este punto, la localización y naturaleza de éstas se determinan, lo cual se realiza con el fin de saber dónde se deben usar dichas redundancias. Estas se logran con hardware o software, esto es, el uso de otro subsistema o componente que entre en servicio y realice la misma función que el primero, pero puede ser de acuerdo a diferentes principios y tecnologías [Patton 97], [Isermann 02].

La redundancia directa (hardware o software) o paralela puede tener una estructura estática o dinámica. En la primera de ellas (ver figura 2-4) se tienen tres o más módulos “n” conectados en paralelo con la misma entrada; y la señal de salida de los módulos se compara por votación para eligir la señal correcta para tolerar (n-1)/2 fallas. Este tipo de diseño presenta la ventaja de una detección rápida; con el inconveniente de usar un número elevado de módulos para tolerar un número pequeño de fallas.

Para disminuir el número de módulos se puede usar la redundancia dinámica a costa de un mayor procesamiento. En una configuración mínima se requieren de dos módulos, cuando ocurre una falla y se detecta, el módulo averiado se aísla para después conmutar al módulo de respaldo, tal y como se muestra en la figura 2-5.

Figura 2-4 Diseño tolerante a fallas con redundancia estática.

El módulo de respaldo puede estar en modo activo o inactivo (hot-standby o cold-standby).

En el primer enfoque existe la ventaja de una rápida transferencia de datos con el inconveniente de que los componentes se deterioran con el uso. Mientras, en el modo inactivo, el módulo de respaldo


25

sólo se usa cuando ocurre una falla. Para aplicaciones críticas se utilizan sistemas con modo inactivo [Patton 97], [Iserman 02].

Figura 2-5 Diseño tolerante a fallas con redundancia dinámica a) respaldo activo y b) respaldo inactivo.

Finalmente, para acomodar la falla y evitar sus consecuencias, se hacen cambios en los parámetros del controlador y en la estructura del sistema. La acomodación de la falla incluye [Blanke 00],[Patton 97]:

- Conocer los requerimientos de control y entrada-salida para cada efecto de la falla. - Determinar la configuración del controlador (incluyendo los sensores y actuadores que serán

empleados). - Determinar las propiedades y requerimientos de la reconfiguración del controlador.

Selección de enfoque El actual trabajo de investigación se centra en el desarrollo de un control tolerante a fallas bajo un enfoque activo, mediante la perspectiva basada en proyección para el diseño del controlador. Lo anterior se debe principalmente a que los modos de falla son no anticipados.

En cuanto al diseño de la redundancia, los mecanismos tolerantes a fallas en sistemas de gran importancia implican usar un enfoque físico. Esto resulta impráctico en los inversores multinivel debido al alto costo y al tamaño del sistema que esto implica. Sin embargo, se puede aprovechar la característica natural de redundancia en los estados de conmutación (presentada en la sección 1.1.2, para el diseño de un sistema tolerante). Al igual que en un esquema con redundancia dinámica, en un inversor multinivel se puede aislar el módulo con falla; pero en lugar de usar una unidad de respaldo se utiliza una nueva ley de control que permita cambiar los estados de conmutación y trabajar con los demás módulos.

A continuación se presenta el primer paso en el diseño de un sistema tolerante a fallas, que es el estudio de modo de fallas y análisis de efectos.


26

2.3. Modos de falla y análisis de efectos Debido a que los DSEP son los encargados de realizar la transferencia de energía de la fuente de entrada hacia la carga, una falla en estos se traduce en un comportamiento de conmutación diferente. Dependiendo de qué interruptor se utilice, es el tipo de falla que se puede presentar; por ejemplo, el IGBT después de su destrucción se comporta como un circuito abierto, mientras, el interruptor IGCT se comporta como un cortocircuito [Bin Wu 06]. Para entender de mejor manera los modos de falla en los convertidores, se describe a continuación el modelo lineal de los dispositivos semiconductores.

El modelo de los dispositivos semiconductores El modelo del comportamiento en conmutación de los DESP se puede dividir en dos etapas: la etapa de encendido y la de apagado. La etapa de encendido ocurre cuando se da la orden al DESP mediante una tensión positiva de Vgg aplicada a la compuerta del dispositivo. La corriente en el colector empieza a crecer cuando el voltaje de compuerta es mayor o igual al voltaje de umbral. La ecuación que describe el comportamiento de la corriente es [Aguayo 04]: 2

C p GE thI K V V Ec. 2-1 Donde: CI es la corriente del colector (A). pK es la transconductancia del dispositivo ( ). GEV es el voltaje entre las terminales de compuerta y emisor (V). thV es el voltaje de umbral (V).

La corriente del colector alcanza su valor máximo, impuesto por la impedancia de la carga conectada al DSEP, de acuerdo a la siguiente expresión:

maxcd

CL

VIZ

Ec. 2-2

Donde: Vcd es el voltaje de alimentación en la carga ZL es la impedancia de la carga

La etapa de apagado ocurre cuando se aplica en la compuerta un voltaje de polaridad negativa o cero; cuando el voltaje de compuerta es inferior al del umbral se anula la corriente del dispositivo de acuerdo a la ecuación 2-1.

Cabe mencionar que en el diagrama de la figura 2-6, el voltaje de la fuente de compuerta

(Vgg) es diferente al voltaje de compuerta (VGE), debido, principalmente, a que se tiene una resistencia de compuerta (RG) que reduce el voltaje.


27

Modelo de diagnóstico lineal Del comportamiento de los DSEP se puede demostrar que el comportamiento de la corriente del DSEP se ve reflejado en la tensión de la compuerta. De la ecuación 2-1 se despeja el valor del voltaje de compuerta, y si se considera que la corriente del colector Ic está en función del voltaje colector emisor (VCE), se tiene la expresión 2-3.

Figura 2-6 Diagrama simplificado de un dispositivo y su señal de control.

GE thP

IcV VK

; cd CEGE th

P L

V VV VK Z

Ec. 2-3

Por lo tanto, el comportamiento del dispositivo se obtiene con el sensado de la señal de compuerta del interruptor. El voltaje colector emisor (VCE) es proporcional al voltaje de control (VPWM) de acuerdo a la expresión 2-4 [Claudio 04].

GE CE PWMV V V Ec. 2-4

Donde: y son constantes que dependen del comportamiento en conmutación de los DSEP. VGE es el voltaje entre las terminales de compuerta del emisor. VCE es el voltaje entre las terminales del colector y emisor. VPWM es el voltaje del controlador (Vgg).

El valor de depende del voltaje de la fuente de alimentación o Vcd y de la carga. Por su parte, depende del voltaje de conducción del DSEP. Además los DSEP son controlados por una señal que cambia el ancho de su pulso con respecto al tiempo (PWM sinusoidal). Si se considera que =1, el voltaje de compuerta es igual al del colector; además, si =0 se considera que no se presentan perdidas (caso para un interruptor ideal). Con base en lo anterior, se concluye que el voltaje colector-emisor es igual al voltaje del controlador PWM (VCEVPWM).


28

2.3.1. Falla del dispositivo semiconductor en estado abierto (c.a.) Antes de presentar la falla de circuito abierto se recuerda que el estudio del modo de fallas y análisis de efectos se realiza en los convertidores: diodos de enclavamiento (5 niveles) y en cascada (7 niveles). Cabe mencionar que la falla de c.a. puede ocurrir en cualquier interruptor de la topología, por lo que se tienen doce posibles casos por fase en el convertidor CMLI.

La falla de circuito abierto se presenta en el convertidor cuando un interruptor permanece

apagado (aún cuando la señal de compuerta esté activándolo). De este modo, no se puede transferir energía a través del convertidor hacia la carga.

Esta falla puede producirse por diferentes causas: quizá sea un problema de a nivel comando,

o bien una falla interna del componente. La probabilidad de ocurrencia de este modo de falla es del 18% entre el total de fallas que pueden presentarse en un convertidor [Aguayo 04]. El diagrama del circuito simplificado para la falla de c.a. se representa en la figura 2-7.

Cuando ocurre una falla de este tipo, el comportamiento del voltaje de salida del convertidor

se modifica (ecuación 2-4). De modo que el nivel de tensión en la salida permanece nulo (en forma de ecuación se expresa en 2-5).

Figura 2-7 Diagrama simplificado para la falla c.a.

CEV

Ec. 2-5

Cuando VGE falla (VGE=0) se emula el comportamiento del DSEP con falla. Cabe aclarar que el voltaje VPWM no tiene falla. El cociente de la ecuación 2-5 es un valor constante que no es función del tiempo. El valor de es función de las características en conmutación del DSEP, cuando VGE=0, tiende a cero y por lo tanto VCE también lo hace. Por lo tanto no se presenta la conmutación en el dispositivo y no hay transferencia de energía. La evolución de la corriente se reserva únicamente a la almacenada en la carga (L-R).

2.3.2. Falla del dispositivo semiconductor en cortocircuito (c.c.) Esta falla se presenta en el convertidor cuando un interruptor se cierra en presencia de otro aún cerrado en la misma rama del inversor o trayectoria de la fuente. En este caso, tampoco es posible la


29

transferencia de energía a través de la carga y se presenta una sobrecorriente entre el voltaje de alimentación y dos DSEP. En función de la duración de la falla es posible que se activen las protecciones del sistema y se tenga un paro total de éste.

Diversas razones pueden originar este modo de falla: probablemente se deba a un problema de

comando en la compuerta o bien a una falla interna del componente. La ocurrencia de esta falla es de un 15% entre el total de fallas que pueden ocurrir en un convertidor [Aguayo 04]. El diagrama del circuito simplificado para la falla de c.c. se muestra en la figura 2-8. Cabe mencionar que puede ocurrir en cualquier interruptor de la topología por lo que se tienen también doce posibles casos por fase en el convertidor CMLI.

Cuando ocurre este modo de falla, la energía de la fuente se disipa en los DSEP que se encuentran en la rama correspondiente, por lo tanto se ve reflejado como una variación en el voltaje de salida. El comportamiento del voltaje se modifica (ecuación 2-4) de tal manera que el nivel de tensión permanece nulo cuando ocurre la falla.

Figura 2-8 Diagrama simplificado para la falla c.c.

Cuando VGE falla, se tiene que VGE=1 para emular el comportamiento del DSEP con falla, donde el cociente de la ecuación 2-6 es un valor constante y no es función del tiempo. La corriente en los dispositivos donde se presenta la falla se modifica, de tal manera que crece con una pendiente limitada por la impedancia de la fuente (ecuación 2-7).

1CEV

Ec. 2-6

/1 exp P pR t Lcdc

p

ViR

Ec. 2-7

Donde: ic es la corriente en el colector del dispositivo bajo falla. Vcd es el voltaje de alimentación. Rp es la resistencia parasita del circuito y la fuente. Lp es la inductancia parásita del circuito y la fuente.


30

Ambos modos de falla ocasionan que el sistema colapse y la carga se pueda dañar si ninguna

acción de protección se realiza a tiempo. A continuación se verá la variable de interés a controlar en el inversor cuando ocurre una falla.

2.4. Variable de interés contemplada en c.c. y c.a. Los modos de falla (c.c. y c.a) analizados en el presente trabajo ocasionan una variación de voltaje a la salida del inversor por pérdidas de niveles [Khomfoi 06]. Esto produce un voltaje trifásico desbalanceado a la salida, ya que los voltajes no cuentan con la misma magnitud [Mingyao Ma 07], [Khomfoi 06] , [Rodríguez 05].

Por ejemplo, si la carga del inversor es un motor, un voltaje desbalanceado puede ser más perjudicial que la variación de voltaje en la vida de la máquina. Esto se debe a que se generan voltajes de secuencia negativa y basta con uno pequeño para que se generen altas corrientes que dañen a los devanados. Es recomendable trabajar con un máximo del 3% de desequilibrio entre los voltajes del sistema para que no existan daños en el motor, de acuerdo al estándar NEMA Standard MG1 12.45-1987. Por lo tanto, es importante resaltar que el tipo de carga no representa factor importante para el diseño de la técnica de compensación; debido a que la variable de interés en el inversor es el tener un voltaje de línea-línea balanceado a la salida. Con base en lo anterior se eligió una carga RL sólo para verificar la técnica usada en el sistema tolerante a fallas.

El nivel de voltaje a la salida de un inversor es función del voltaje de entrada del bus de CD y del índice de modulación de amplitud (M). Para revisar lo anterior, a continuación se presenta la expresión que define dicho voltaje. El voltaje de salida se puede expresar con la Ec. 2-8. 1 2 3 1...az a a a amV V V V V Ec. 2-8

Haciendo un análisis de Fourier de la señal, se tiene una simetría de cuarto de onda, por lo que los coeficientes A0 y An son cero. El término Bn se expresa en (2-9) y (2-10)

/ 2 / 2 / 2

1 2 1

4 sin( ) ( ) sin( ) ( ) ... sin( ) ( )nm

VdcB n t d t n t d t n t d t

Ec. 2-9

1

1

4 cos( )m

n jj

VdcB nn

Ec. 2-10


31

Por lo tanto, el voltaje instantáneo es:

1

1

4( ) cos( ) sin( )m

az jj

VdcV t n n tn

Ec. 2-11

El índice de modulación en función del voltaje de entrada se puede expresar como:

1 1

,max

ˆ ˆˆ 4 /AZ AZ

H

V VMH VdcHV

Ec. 2-12

Donde 1

ˆAZV : Voltaje pico de la señal fundamental.

H : Número de células por fase. ,maxHV : Voltaje pico máximo de una célula.

Se concluye que el voltaje está en función del voltaje de entrada de las células y del índice de modulación de amplitud. Al tener un índice de modulación mayor a la unidad se tiene una reducción del número de pulsos en el voltaje de línea-línea, lo cual provoca la aparición o incremento de algunos armónicos de bajo orden. Sin embargo, la fundamental del voltaje de línea se incrementa hasta poder llegar a un máximo en función del índice de modulación [Bin Wu 06]. Esto último es de importancia ya que será una de las bases para diseñar la estrategia de compensación. A continuación se realiza el análisis de los modos de falla considerados y sus efectos con respecto al voltaje de fase de salida.

t

Figura 2-9 Voltaje de salida de un inversor multinivel.


32

2.5. Modos de falla y análisis de efectos en CMLI El primer paso para hacer un sistema tolerante a fallas consiste en realizar un estudio de los modos de falla y análisis de efectos. Es un método estructural para estudiar un diseño y minimiza o anticipa un desempeño no deseado debido a una falla [Patton 97], [Blanke 00], [Crowe 01]. Asimismo, se usa en el diseño de la confiabilidad de un producto y tiene como objetivos: Identificar los requerimientos que sean o no especificados del producto, así como su uso. El número de fallas que puedan ocurrir y la severidad de ellas.

La probabilidad de que ocurra una falla.

Los criterios tomados en cuenta en la evaluación son: Dispositivo a evaluar (DSEP) y función que desempeña. Modos de fallas potenciales y su respectiva severidad (Aquí se observa el comportamiento del

voltaje de salida bajo la influencia de una falla, ver los criterios de la tabla 2-1). Causas Potenciales de los modos de fallas (En este punto se ponen los mecanismos causantes

de los modos de falla). Grado de detección y ocurrencia del modo de falla (Aquí se ve la complejidad de detección

así como la probabilidad de falla del interruptor, para esto se usan los criterios usados en las tablas 2-2 y 2-3 respectivamente).

Por último, se cuantifica el riesgo del modo de falla con el número RPN (Risk Priority

Number), el cual es un indicativo de la facilidad de manejo de la falla en un convertidor dado. Éste se obtiene con la expresión 2-13:

( )( )( )RPN Severidad Ocurrencia Detección Ec. 2-13

Para ver la severidad de la falla se usa la tabla 2-1. En donde los modos de fallan en el inversor se ponderan del 1 al 8, donde el máximo corresponde a una falla alta e inoperatividad del sistema; el 7 corresponde a una falla alta-moderada que causa severos problemas al sistema; el 6 corresponde a una falla moderada que causa problemas al sistema. En la tabla 2-2 se tiene el grado de detección de la falla. Dependiendo del proceso de filtrado es la calidad de detección de la falla. En la tabla 2-3 se clasifica la probabilidad de falla del componente de acuerdo con la tasa de fallos que se tenga del componente. Sin embargo, hay que considerar que el presente trabajo no se enfoca a un estudio de confiabilidad.


33

Tabla 2-1 Grados de severidad del modo de falla. Tasa Descripción de la falla Grado

Muy alta Indica un modo de falla potencial que puede causar la muerte (9 con advertencia), (10 sin advertencia)

10 9

Alta Hay una función que hace inoperable al sistema 8 Alta a moderada La falla causa severos problemas al sistema /

No se cumplen con aspectos de seguridad, lo que puede llevar a que no sea operable

7

Moderada La falla causa grandes problemas al sistema/ Las fallas causan insatisfacción al cliente

6

Moderada a baja La falla causa algunos problemas/ Las fallas causan disgusto al cliente

5

Baja Pequeño deterioro de desempeño 4 Baja a menor Hay un leve deterioro del sistema casi imperceptible 3

Menor No causa ningún efecto real en el desempeño del sistema 2 Muy menor No se nota 1

Visto lo anterior, el número de riesgo dependerá sólo de la severidad de la falla en la topología a estudiar. Antes de entrar al estudio FMAE, a continuación se presentan las consideraciones hechas en el análisis.

Para la tabla 2-1 se supone una severidad moderada cuando se pierde un nivel de voltaje a la salida del convertidor; asimismo, se tiene una severidad alta a moderada cuando se pierden dos niveles; finalmente, se tiene una severidad alta si se pierden más de dos. En la tabla 2-2, el grado de detección de la falla se supone que es alto y se pondera con un tres.

Tabla 2-2 Tasas para detección de modos de falla. Tasa Descripción Grado

No se detecta No se detecta una falla potencial (no hay filtrado) 10 Muy baja El filtrado probablemente no detecta una falla potencial 9

Baja El filtrado, muy poco probable no detecte la falla 8 7

Moderada El filtrado puede detectar una falla potencial 6 5

Alta El filtrado detecta bien la falla 4 3

Muy alta El filtrado detecta muy bien la falla 2 1

Por último en la tabla 2-3 se considera que las células operan a 480Vrms de salida, para usar interruptores de bajo voltaje (1400V), los cuales presentan una ventaja en costo sobre interruptores de alto voltaje (>1700V). Con la información anterior, se considera que la tasa de fallos es baja y es la misma para los dos modos de falla (ver anexo B1).

En la práctica los inversores poseen funciones de protección [Fuchs, 03]; por ejemplo, ante la falla de cortocircuito se detecta una sobre corriente y el control del transistor se reinicia. Entonces se apaga el interruptor o se activan las protecciones pasivas del sistema en función de la duración de la


34

falla. Esto último ocasiona que el inversor se desactive por tener un bajo voltaje de entrada y ocurra un paro total del sistema.

Tabla 2-3 Grado de ocurrencia (tasa de fallos). Tasa de fallos Posibilidad de falla Grado Ocurrencia por unidad de tiempo

Muy alta Falla casi inevitable 10 9

1 de 2 (50%) 1 de 3 (33%)

Alta Falla repetitiva 8 7

1 de 8 (12.5%) 1 de 20 (5%)

Moderada Falla ocasional 6 5 4

1 de 80 (1.25%) 1 de 400 (0.25%) 1 de 2000 (0.05%)

Baja Falla muy poco 3 2

1 en 15,000 (66 PPM) 1 en 150, 000 (6.66 PPM)

Remota Falla es improbable 1 1 en 1,500,000 (0.66 PPM)

Para poder comprobar como responde el sistema ante una falla en c.c. se maneja a nivel

control para que no se propague y evite una sobrecorriente en el sistema. El aislamiento de la falla por control se hace de acuerdo al modo de falla [Lei 05]. Las formas de manejar la falla que se presentan a continuación poseen el mismo efecto que si se activan las protecciones correspondientes del sistema. La diferencia es que, el manejo de la falla, facilita el estudio del comportamiento del inversor.

La primera forma de manejar una falla ocurre cuando se tiene un circuito abierto en un interruptor positivo, entonces su contraparte negativa se enciende a tiempo para cerrar el lazo de corriente. Asimismo, se puede tener una falla de cortocircuito en un interruptor negativo y su contraparte positiva se apaga a tiempo antes de que exista una sobrecorriente. Estos casos de falla ocasionan que se pierda un nivel positivo a la salida.

Figura 2-10 Aislamiento de la falla por control: a) pérdida de un nivel positivo y b) pérdida de un nivel negativo.

La segunda forma de manejar una falla es cuando un interruptor positivo se pone en cortocircuito, entonces su contraparte negativa se apaga a tiempo para evitar una sobrecorriente.


35

Asimismo, si se tiene un circuito abierto en un interruptor negativo, su contraparte positiva se enciende para cerrar el lazo de corriente. Las situaciones antes descritas se presentan en la figura 2-10 y se presentan cuando se pierde un nivel negativo de voltaje a la salida.

Para el estudio FMAE se realizó una falla a la vez en una fase del sistema. Para analizar el modo de falla de los interruptores y evaluar la severidad se simuló el inversor cascada de siete niveles en PSIM (ver tabla 2-4). Respecto a los modos de falla se procedió de la siguiente forma: Se seleccionó la fase A candidata a fallar y una célula para el convertidor. Se seleccionó un interruptor a fallar (c.c. o c.a.) y se verificó la forma de onda a la salida.

Se procedió del mismo modo con otro interruptor en la misma fase.

Se procedió de la misma manera, para ver el comportamiento del inversor ante el otro tipo de

falla (c.a. o c.c.).

Tabla 2-4 Parámetros de simulación. Parámetro Valor

Tiempo de simulación 100ms Time step 10 us Print time 10 us

Tiempo en que ocurre la falla 50 ms Modulación IPDPWM

Frecuencia de conmutación 600 Hz, Frecuencia base (moduladora) 60 Hz

Voltaje de salida 180Vpico

Figura 2-11 Inversor Cascada de 7 niveles (una fase) y su respectiva señal de voltaje sin falla.


36

FMEA en Inversor Cascada En la figura 2-11 se presenta el diagrama esquemático del inversor cascada de siete niveles, en donde, cada célula contribuye a cierto nivel de voltaje a la salida, por ejemplo: la célula inferior contribuye a la formación del primer nivel de voltaje y la célula superior contribuye al máximo nivel de voltaje. A continuación se el comportamiento del voltaje de salida ante la falla de cortocircuito.

2.5.1. Falla de cortocircuito Esta falla ocasiona que se pierda el nivel generado por la célula, dependiendo de que interruptor falle es el nivel positivo o negativo que se pierde. En la figura 2-12 se muestra la señal de tensión antes y después de la falla para cuando se pierde un nivel positivo y un nivel negativo.

Figura 2-12 Formas de onda de voltaje para c.c.(Arriba) en interruptor negativo, (abajo) en interruptor positivo.

La fundamental sin falla es de 177V, con falla en la célula inferior es de 107V, con falla en la célula intermedia es de 114.5V y para la célula superior es de 138.2V. La diferencia en amplitudes de las fundamentales es debida a las diferentes formas de onda de salida de cada célula.

2.5.2. Falla de circuito abierto Para la falla de circuito abierto se pierde un nivel de tensión a la salida, dependiendo del interruptor que tenga avería es el nivel que se pierde; tal y como se muestra en la figura 2-13. La fundamental sin falla es de 177V; con falla en la célula inferior es de 108.7V; con falla en la célula intermedia es 109.4 y para la célula superior es de 110V.

Se concluye que para el modo de falla de cortocircuito, la severidad es similar que cuando se tiene un circuito abierto; la diferencia es que, en el primer caso, la fundamental puede ser mayor


37

porque un interruptor conduce todo el tiempo a causa del c.c. En promedio con un cortocircuito la fundamental se disminuye un 33% y para un circuito abierto se disminuye hasta en un 55%. De acuerdo a las consideraciones hechas anteriormente y a los resultados obtenidos se forma la tabla 2-5.

Los dos modos de falla en el inversor en cascada tienen efectos con la misma severidad;

considerando que se activan las protecciones de control. De otra forma, para un cortocircuito, se activarían las protecciones pasivas llegando a un paro total del sistema.

Figura 2-13 Formas de onda de voltaje de fase, (arriba) interruptor positivo dañado, (abajo) interruptor negativo dañado

El estudio FMAE se realizó también para el inversor con diodos de enclavamiento (Anexo

B1), en dicho estudio se observó que el indicador de riesgo para manejar la falla (RPN) es mayor en este convertidor; debido a que la severidad de fallas también lo es. Esto se debe a que se tiene sólo una fuente de entrada y a la conexión en serie de los dispositivos.

Tabla 2-5 FMEA Inversor Cascada Componente

Función Modo de

Falla Potencial

Efecto(s) de falla

Severidad Causas Potenciales

Ocu

rren

cia

Det

ecci

ón

RPN

Acciones recomendadas (tradicionales)

Con

trol

Circuito Abierto (c.a.)

Pérdida de 1 nivel de Tensión (Voltaje

desbalanceado)

6 (Moderada)

(Estrés/ Falla en señal de

compuerta)

3 (Baja)

3 (Alta)

54 Reiniciar Control

Sw1 Sw2

.

.

. Sw12 Cortocircuito

(c.c). Pérdida de

2 niveles de Tensión (Voltaje

desbalanceado)

6 (Moderada)

(Estrés/ Falla en señal de

compuerta)

3 (Baja)

3 (Alta)

54 Activación de Protecciones

pasivas / Desactiva el

control

IPD

PWM


38

Antes de ver la segunda etapa del diseño para el STF, es necesario revisar el tipo de control a utilizar. A continuación se presenta las ventajas y desventajas de los tipos de modulación utilizadas en inversores tolerantes a fallas, así como la forma de aislar la falla.

2.6. Aislamiento y técnica de modulación Aislamiento Otro de los pasos en el diseño del sistema tolerante a fallas considerar cómo se pueden cumplir las especificaciones. Uno de los objetivos en el presente trabajo es que el sistema se pueda reparar sin que salga de funcionamiento, por lo tanto, se tiene que aislar la falla para que no se activen las protecciones del sistema. Esto se puede lograr con el control de las compuertas de los interruptores o bien mediante el uso de hardware.

El aislamiento por control, visto en la sección 2.5, no permite reparar al elemento dañado sin que salga de operación. Por otro lado, el aislamiento por hardware se implementa usando interruptores auxiliares.

Para aislar la falla en el convertidor DCMLI se emplea un mayor número de interruptores auxiliares si se quiere reparar en línea; lo cual resulta poco práctico (ver anexo B1). Por su parte, en el inversor en cascada se aprovecha la modularidad del sistema para aislar la falla, esto implica que cada célula se puede cortocircuitar mediante el uso de un interruptor bidireccional a la salida de ésta; tal y como se muestra en la figura 2-14. Como elemento auxiliar se emplea un DSEP (triac) o un contactor. Lo anterior permite sacar a la célula para una reposición o reparación aún operando con las demás células. De las formas antes vistas para aislar la falla, la que presenta más ventajas en cuanto a costo y simplicidad para reparar al sistema en funcionamiento es la que presenta el inversor en cascada.

A continuación se describen las modulaciones que se pueden usar para poder compensar una

falla de cortocircuito o circuito abierto en el inversor.

Figura 2-14 Aislamiento para las células en el inversor en cascada.


39

Técnica de modulación El desempeño del inversor se debe a la técnica de modulación utilizada, la cual ayuda a optimizar alguna característica en especial que sea de interés para la aplicación en curso. Algunas características son [Bárcenas 02]: Frecuencia de conmutación resultante.

Complejidad de implementación. Espectro armónico de la forma de onda de salida.

Uso de estados redundantes de conmutación.

Las características de mayor utilidad para un STF son: estados redundantes de conmutación y complejidad de implementación. Cabe mencionar que cambiar los patrones de conmutación en las células activas, bajo la presencia de una falla, permite obtener un voltaje balanceado a la salida [Wei 04]. Las técnicas de modulación que se utilizan en las estructuras multinivel pueden clasificarse en cuatro categorías principales [Bárcenas 02], [Bin Wu 06]: Técnica de frecuencia fundamental o escalera. Técnica PWM (Pulse Width Modulation) programada.

Técnicas PWM sinusoidal basado en multi-portadoras.

Técnica PSPWM (Con desplazamiento de fase entre portadoras).

Técnicas LSPWM (Con desplazamiento de nivel entre portadoras): IPD o PD, APOD y POD.

Técnica PWM vectorial (SVM).

Entre estas técnicas, las utilizadas para inversores multinivel tolerantes a fallas son: PWM vectorial y PWM con multi-portadoras [Lei 05], [Wei 04].

La modulación SVM (ver anexo B2) presenta la ventaja de permitir el control de los estados

de conmutación y la selección de los vectores, lo cual se puede aprovechar para la reconfiguración de la modulación y obtener un voltaje balanceado a la salida del inversor cuando se presenta una falla. Adicionalmente, a pesar de que la técnica SVM puede reducir sustancialmente los armónicos, requiere de una demanda computacional alta, lo que lo que resulta impráctico cuando el número de niveles incrementa [Lei 05].

Por otro lado, la técnica basada en multi-portadoras cuenta con variantes, entre las cuales, está la técnica PSPWM (Phase Shifted PWM) que emplea todas las portadoras desfasadas entre si y se comparan con una referencia moduladora. Por otra parte, se encuentran las modulaciones que tienen portadoras acomodadas contiguamente a diferentes niveles de CD (ver figura 2-15), las cuales son: IPDPWM, APOD y POD.


40

(a)

(b) (c)

Figura 2-15 Estrategias de modulación de multi-portadoras con desplazamiento de nivel. (Arriba) IPD, (abajo

izquierda) POD, (abajo derecha) APOD.

Figura 2-16 Contenido armónico del voltaje de línea-línea, para un inversor multinivel de 3 y 5 niveles, usando

las modulaciones: APOD, POD y PD. mf =20.


41

La técnica IPDPWM (In Phase Disposition PWM) emplea todas las portadoras en fase. La variante APOD (Alternative Phase Opposite Disposition) usa todas las portadoras en fase opuesta alternadamente. La variante POD (Phase Oppsite Disposition) usa las multi-portadoras superiores (arriba de cero) en fase opuesta con respecto a las multi-portadoras inferiores (abajo de cero). Estas modulaciones tienen la ventaja de implementarse de manera sencilla comparada con la técnica vectorial [Lei 05]. Entre estas técnicas, la que presenta un mejor perfil de armónicos generados es IPDPWM (ver figura 2-16) [Bin Wu 06], que es la técnica de modulación utilizada en el presente trabajo.

Su principio de operación se basa en que las señales portadoras de la misma magnitud se acomodan en bandas contiguas. La señal de referencia (moduladora) se compara con respecto a las portadoras para determinar cómo se controlan los interruptores. Para un inversor de N niveles se necesita N-1 portadoras, con lo cual, el índice de modulación queda expresado como:

ˆ

ˆ ( 1)ref

port

VM

V N

Ec. 2-14

Donde refV : Voltaje pico de la señal moduladora.

ˆportV : Voltaje pico de la señal portadora.

N : Número de niveles del inversor.

La frecuencia promedio de conmutación en las células de convertidor viene dada por la expresión 2-15. En los inversores multinivel los pulsos de señal de compuerta se pueden distribuir con cierto grado de libertad, el cual, consiste en que las portadoras se asignan en pares simétricos a las células para formar los niveles; por ejemplo, un par sería conformado por las portadoras de los extremos.

En la figura 2-17 se muestran las señales PWM generadas para las compuertas del convertidor CMLI de siete niveles (ver figura 2-11) así como el voltaje Vcd en la salida de cada célula. Las portadoras de los extremos (Vcr1 y Vcr6) son usadas para generar las señales de compuerta para la célula superior C1; mientras (Vcr2, Vcr5) y (Vcr2, Vcr5) son usadas para generar las señales de C2 y C3 respectivamente.

, 1cr

sw devff

N

Ec. 2-15

Donde crf : Frecuencia de la señal portadora.


42

Figura 2-17 Señales PWM para siete niveles (fase A), fm=60Hz, fcr=3600Hz

Recapitulación

Los modos de falla (c.c. y c.a.) analizados generan un voltaje trifásico desbalanceado a la salida, éste puede generar problemas como el dañar a un motor de tracción si se opera demasiado tiempo [Rashid 01], [Khomfoi 06]. Con base en el estudio FMAE, la severidad de las fallas es menor en el convertidor CMLI comparado con el convertidor DCMLI. Esto impacta en el indicador de riesgo RPN, por lo tanto, es menos complejo manejar la falla para hacer una debida compensación. Aunado


43

a esto, el convertidor en cascada presenta mayor ventaja para aumentar el tiempo de disponibilidad del sistema debido a su modularidad [Eaton 03].

En lo que respecta al control, la técnica SVPWM presenta mayores ventajas en cuanto a

versatilidad en la selección de los estados de conmutación. Sin embargo, la desventaja de necesitar mayor carga computacional es factor importante en el diseño de los sistemas tolerantes a fallas. Por su parte, la modulación IPDPWM aunque no presenta esa facilidad en la selección de estados de conmutación, se puede implementar de manera más sencilla en comparación con la primera técnica mencionada. A continuación se presenta la segunda etapa en el diseño de un sistema tolerante a fallas: la reconfiguración.


44

Anexo B1 El convertidor DCMLI se implementa en la práctica de tres hasta cinco niveles debido al gran número de componentes que se requieren. El de cinco niveles se puede usar para aplicaciones de 2300V usando DSEP de 1700V, mientras que para tres niveles se usaría IGBTs de 3300V [Bin Wu 06]. Estos datos sirven de base para realizar el estudio FMAE en dicho convertidor y así poder compararlo con CMLI. Cabe resaltar que se tomó como base un convertidor DCMLI de cinco niveles y un CMLI de siete niveles, ambos para aplicaciones de 2300V. FMEA en Inversor Diodos de Enclavamiento El diagrama del inversor diodos de enclavamiento de cinco niveles se presenta en la figura B1-1. En este tipo de inversor ambos modos de fallas (c.c. y c.a) tienen más severidad con respecto al inversor en cascada. Ya que se desequilibran los voltajes del divisor capacitivo aparte de perderse niveles de voltaje a la salida; por lo tanto, el sistema puede colapsar si no se tiene un control adecuado [Lei 05].

A

Van

E

E

E

X

YVd

D1

D2x2

D2´x2

S2

S3

S4

S1´

S2´

S3´

S1

S4´

D1´x3

D3x3

D3´

E

Z

+

-

Figura B1-1 Inversor Diodos de enclavamiento de 5 niveles (una fase) y su respectiva señal de salida.

a) Falla de cortocircuito Para el inversor con diodos de enclavamiento, la pérdida de un nivel negativo sólo ocurre cuando la falla está presente en el interruptor inferior S4 (y un nivel positivo cuando falla S1´) esto se debe a que se pierde la referencia con un condensador de entrada.

Si falla otro interruptor diferente a los mencionados se sigue perdiendo un nivel, pero se mantiene el valor pico de tensión a la salida. Lo anterior implica que se tenga un mayor esfuerzo en tensión en los componentes y provocaría una propagación de la falla (ver figura B1-2), ocasionando


45

un paro del sistema. La componente fundamental del voltaje sin falla es de 170V; y con falla el máximo que se puede obtener es de 155V cuando el primer interruptor (Sw1) tiene falla.

Figura B1-2 Formas de onda bajo el modo de falla de cortocircuito teniendo varias fuentes de c.d. a la

entrada. (arriba) S1 falla, (abajo) S4 falla.

b) Falla de circuito abierto En este modo de falla se tiene que todos interruptores intermedios (S2-S4´) son críticos. Al presentarse una falla en un interruptor se pierde el nivel de voltaje respectivo y los niveles que le preceden.

Figura B1-3 Forma de onda, (arriba) Falla en interruptor S1, (abajo) Falla en interruptor.


46

Por ejemplo, al tener un c.a. en cualquier interruptor extremo (S1 o S1´) se pierde un nivel de tensión. Asimismo, si la falla es en en S4 o S4´ se pierden todos los niveles de voltaje; esto es debido a que se van perdiendo las referencias de voltaje por tener una conexión en serie de los componentes. Las formas de onda se muestran en la figura B1-3.

La fundamental del voltaje es de 177V sin falla, y cuando ocurre una falla la fundamental puede variar de 158V a 45V, dependiendo del interruptor que falle. Este tipo de falla, al igual que el cortocircuito, es de alta severidad para el sistema. La evaluación FMEA de la topología se muestra en la tabla B1-1 donde se observa que se tiene la misma severidad para los dos modos de falla. A pesar de que la señal de voltaje mantiene el mismo valor pico cuando ocurre un cortocircuito, se tiene una severidad alta por que los interruptores se dañan por un esfuerzo mayor en voltaje.

Tabla B1-1 FMEA del Inversor con Diodos de Enclavamiento Componente

Función Modo de

Falla Potencial

Efecto(s) de falla

Severidad Causas Potenciales

Ocu

rren

cia

Det

ecci

ón

RPN

Acciones recomendadas (tradicionales)

Con

trol

Circuito Abierto (c.a.)

- Pérdida de varios

Niveles de Tensión - Voltaje

desbalanceado - Desbalance de tensión en capacitores

7-8 (Alta-Alta moderada)

(Estrés/ Falla en Señal de

compuerta)

3 (Baja)

3 (Alta)

63-72

Reiniciar Control

Sw1 Sw2

.

.

. Sw12

Cortocircuito (c.c.)

- Pérdida del Sistema - Voltaje

desbalanceado - Desbalanceo de voltaje en capacitores

8 (Alta)

(Estrés/ Falla en Señal de

compuerta)

3 (Baja)

3 (Alta)

72 Activación de Protecciones

pasivas / Desactiva el

control

IPD

PWM

AISLAMIENTO Para el inversor con diodos de enclavamiento (figura B1-4) se puede usar un interruptor bidireccional por cada fase para cortocircuitar a la rama dañada. Esto implica desperdiciar todos los interruptores de una fase y tratar de compensar el sistema con las otras dos. Otra alternativa, es usar interruptores unidireccionales (SCRs) en paralelo con cada interruptor, lo cual es equivalente interruptores bidireccionales pero la operación del sistema se reduce un 50%; de lo contrario los interruptores tienen un esfuerzo doble en tensión [Da Silva 06].

Usando la estrategia antes descrita resulta imposible poder reparar al elemento dañado en

línea. Sin embargo, se pueden usar bloques de potencia PCBB (Power Converter Building Block)


47

como los que se usan en inversores de dos niveles (ver figura B1-4) [Bin Wu 06]. Los bloques están conformados por un interruptor para cortocircuitar al elemento dañado y un circuito snubber (en caso de ser necesario). Estos bloques, en combinación con el cortocircuitado de la fase con falla, permiten que se repare el sistema en línea a costa de un número mayor de interruptores auxiliares.

A

Van

Vcd

D1

D2

S1

S2

S1´

S2´

1/2Vcd

1/2Vcd

INTERRUPTORAUXILIAR

Figura B1-4 (izquierda) Aislamiento de NPC para una fase, (derecha) bloque PCBB.

Ocurrencia de falla

En el estudio FMAE se necesita la ocurrencia de la falla, la cual se obtuvo a partir del software RELEX, que es utilizado para obtener la confiabilidad de un sistema cuando se tienen los tipos y cantidad de componentes que conforman a éste. En el convertidor en cascada la tasa de fallas es de 0.00168% para un interruptor con VCE igual a 1400V (ver tabla B1-2), en donde el componente debe de bloquear 480Vrms. Por su parte, en el convertidor DCMLI de cinco niveles, el interruptor a 1700V presenta una tasa de fallas un poco menor, de 0.001678%. Lo anterior se hizo con el objetivo de dar una idea de la probabilidad de falla del interruptor y así poder evaluar a los inversores con un estudio FMEA, teniendo en cuenta que los valores obtenidos se pueden extrapolar a la aplicación necesaria.

Tabla B1-2 Factores de esfuerzo y tasa de fallos del interruptor de potencia (DCMLI de 7 niveles, VCE=1400V,

480Vrms de bloqueo).


48

Anexo B2 PWM vectorial (SVM)

Para implementar la modulación vectorial se utilizan procesadores digitales de señales (DSP´s). En este método de modulación es importante distinguir entre estados de conmutación y vectores de conmutación, debido a que diferentes vectores de conmutación se pueden implementar con varios estados de conmutación. El número de estados S está en función del número de niveles de tensión N (ecuación B2-1) [Bárcenas 02]: 3

estadosS N Ec. B2-1 Los cuales pueden conformar el siguiente número de vectores de conmutación:

1

11 6

N

vectoresi

S i

Ec. B2-2

De B2-1 y B2-2 se observa que los estados y vectores de conmutación se incrementan al tener

un mayor número de niveles, por lo que la labor de cálculo e implementación se complica. Por otro lado, también indican que la mayoría de los vectores tienen múltiples estados de conmutación como se aprecia en la figura B2. Cuando una célula se daña algunos de los estados de conmutación ya no son validos, por lo que se tiene que encontrar un medio sistemático que calcule todos los estados de conmutación y seleccione el más adecuado para el reemplazo del dañado [Wei 04].

Figura B2 Diagrama de espacio vectorial para inversor de 7 niveles


49

3. Análisis de un sistema tolerante a fallas basado en un inversor en cascada

La reconfiguración es la segunda etapa en el diseño del inversor tolerante a fallas. En esta sección se presenta el estudio y diseño de la reconfiguración de la modulación IPDPWM. El diseño se realiza para tolerar una y dos células con falla en una fase del sistema para obtener un voltaje línea-línea balanceado a la salida del convertidor cuando se presenta un modo de falla (cortocircuito o circuito abierto).

La estructura de este capítulo es la siguiente: En la sección 3.1 se muestran las especificaciones y el diseño del sistema tolerante. En la sección 3.2 se presenta la etapa de detección para los dos modos de falla. En la sección 3.3 se describe el proceso de aislamiento en las células que permita reparar al sistema en funcionamiento. En la sección 3.4 se analiza la reconfiguración de la modulación IPDPWM con base en la técnica amplitud limitada. Por último, en la sección 2.5 se determinan los límites de operación.


50

3.1. Diseño del sistema tolerante basado en un inversor en cascada

Primeramente se consideran las especificaciones del sistema para diseñar la estrategia de reconfiguración. El sistema trifásico, bajo estudio, se compone de un convertidor inversor en cascada de siete niveles. Cada fase está compuesta por tres inversores puente completo (células) y se hace uso de la modulación IPDPWM para operar al convertidor. Como carga se tiene una resistencia e inductancia en serie sólo para comprobar la técnica de compensación con una conexión estrella-estrella entre inversor y carga.

Al ocurrir y detectar una falla, cortocircuito o circuito abierto, se tiene que reestructurar al sistema aislando la célula correspondiente para trabajar con las restantes; esto constituye a la restructuración del sistema. En la figura 3-1 se presenta la estructura del convertidor.

Figura 3-1 Estructura general del sistema.

Asimismo, cuando ocurre una falla, se deben de reconfigurar las señales de compuerta para obtener nuevamente un voltaje línea-línea balanceado a la salida; lo cual es el objetivo principal del actual trabajo. Por definición, un voltaje trifásico es balanceado si se tienen amplitudes con la misma magnitud y un desfasamiento de 120º. A continuación, se explica con mayor detalle el proceso de detección y aislamiento de la falla antes de empezar con la reconfiguración.

3.2. Detección La detección de la falla es necesaria para empezar una reconfiguración. El trabajo contempla sólo la detección de una falla en una célula sin darle importancia a la localización y estimación. Para detectar la falla se puede usar el principio de “actuador como sensor”, en el cual, mediante el empleo de señales eléctricas del sistema es posible la detección. En el convertidor se considera que el elemento actuador son los dispositivos semiconductores de potencia [Aguayo 04].


51

En los DSEP se puede demostrar que el comportamiento de la corriente que circula a través del colector se refleja en la tensión de compuerta. Por lo tanto, la tensión de compuerta puede ser empleada como un indicador de fallas en el dispositivo. Para un mayor detalle se puede [Aguayo 04].

Como se vio anteriormente en la sección 2.3, el comportamiento del interruptor de potencia se

obtiene con el sensado de (VGE) y el voltaje colector emisor (VCE) es proporcional al voltaje de control (VPWM). En otras palabras, midiendo la señal de voltaje de compuerta (VGE) de un dispositivo, es posible determinar el comportamiento de conmutación de dos dispositivos conectados en serie.

Generación de residuos La generación de residuos es el principio por el cual se detectan las fallas con base en la información del proceso (señales de compuerta y colector-emisor). Si el sistema funciona correctamente, el valor ideal del residuo debería ser cero, o bien, alejado de este valor en caso de ocurrencia de una falla. Un solo residuo es suficiente para la detección de la falla, sin embargo, se necesitan varios para su localización.

Cada fase del inversor está compuesta por tres células, cada una con cuatro interruptores que generan a su vez cuatro residuos. Para simplificar el número de estos y de los sensores de voltaje, se puede aprovechar que la activación de los interruptores se realiza de forma complementaria, es decir, sólo un dispositivo debe estar activado a la vez en una rama (dos DESP conectados en serie). Con base en esto, es posible conocer el comportamiento de una célula utilizando sólo la información de dos dispositivos con referencia equivalente.

Para obtener el residuo de un interruptor se necesitan dos sensores de voltaje, uno de baja potencia para la compuerta y otro de alta para el colector-emisor. Es recomendable sensar a los dos dispositivos con emisor a la terminal negativa de la fuente para llevar la detección de la falla debido principalmente a la economía y sencillez de los sensores. Esto último sólo aplica a las células inferiores de cada fase del inversor en cascada, el resto requiere el empleo de sensores flotados. De la figura 3-2 se puede establecer VCE(SW2)=Vm1 y VCE(SW4)=Vm2, por lo tanto las dos ecuaciones para evaluar las señales de residuos se expresan de la siguiente manera: 1( 2) ( 2) 1SW GE SW mr V V Ec. 3-1

1( 4) ( 4) 2SW GE SW mr V V Ec. 3-2

En el convertidor, la señal de residuo se obtiene con base en la relación que existe entre la tensión de compuerta del DSEP (VGE) y la tensión colector-emisor (VCE) del mismo DSEP. Con base en lo anterior es posible la obtención de una expresión que relacione estas dos cantidades y brinde un buen indicador de alguna mala operación del sistema [Aguayo 04]. Las señales deben de estar normalizadas (ecuación 3-3) y una de ellas tiene que estar complementada, en este caso se elige VGE


52

Figura 3-2 Disposición de los sensores de voltaje en una célula del inversor en cascada.

1 GE CEr V V Ec. 3-3

Cabe resaltar que en este trabajo no se consideran los tiempos de conmutación de los

dispositivos para poder detectar la falla, por lo que se emplea sólo el comportamiento ideal del interruptor de potencia. Asimismo, se considera que no existen fallas en la parte de control y solamente se presentan en los interruptores de potencia. A continuación se muestran los casos que se pueden tener en la generación de residuos al detectar la falla para un caso ideal, en donde se considera que las señales VGE y VCE están sincronizadas.

Caso 1. GEV y CEV son iguales Cuando GEV y CEV son iguales, la diferencia es cero, el interruptor opera de manera adecuada y no hay fallas en el convertidor; el residuo (r1) es cero. La figura 3-3 muestra las formas de ondas normalizadas para este caso.

Figura 3-3 Formas de onda de VGE Y VCE normalizadas para el caso libre de fallas

Caso 2. GEV y CEV son diferentes y la diferencia es negativa Cuando la diferencia entre las señales da como resultado un residuo de valor negativo, una de las señales permanece en un valor positivo (por ejemplo el valor de VCE); en tal caso el DSEP se


53

encuentra con falla en estado abierto. La figura 3-4 muestra las formas de onda normalizadas para este caso.

Figura 3-4 Formas de onda de VGE Y VCE normalizadas para el caso de c.a.

Caso 3. GEV y CEV son diferentes y la diferencia es positiva Cuando la diferencia entre las señales da como resultado un residuo de valor positivo, una de las señales permanece en un valor negativo (por ejemplo el valor de VCE); en tal caso el DSEP se encuentra con la falla en estado de cortocircuito. La figura 3-5 muestra las formas normalizadas de onda para este caso.

Figura 3-5 Formas de onda de VGE Y VCE normalizadas para el caso de c.c.

Matriz de diagnóstico Con base en lo anterior, se tienen dos señales de residuos por célula del sistema. Al clasificar las seis combinaciones posibles de señales de residuos para cada una de las fallas en los interruptores, y de acuerdo a los tres valores posibles para cada uno de los residuos r1(SW2) y r1(SW4), se presentan en la tabla 3-1 los resultados de la matriz de diagnóstico. De la tabla anterior se determina que, para cada una de las fallas analizadas se tiene un comportamiento diferente de las señales; por lo tanto, es posible la detección y localización de la falla. En este trabajo sólo se realiza la detección a nivel de simulación. En la figura 3-6 se presentan las formas de onda VCE, VPWM y la señal de residuo r1(Sw2) para cuando se tiene una falla de circuito abierto.


54

Tabla 3-1 Matriz reducida para el diagnóstico de las fallas Fallas /Síntomas r2(SW2) r1(SW4)

Sin falla 0 0 f1 en SW1 - 0 f1 en SW2 - 0 f1 en SW3 0 - f1 en SW4 0 - f2 en SW1 + 0 f2 en SW2 + 0 f2 en SW3 0 + f2 en SW4 0 +

Figura 3-6 Formas de onda de VGE, VCE normalizadas y residuo r1(Sw2) para el caso de c.a.

3.3. Aislamiento de la falla Cuando se detecta la falla mediante el sensado de VCE y VGE se manda una señal de interrupción con ayuda del impulsor del IGBT al procesador encargado de controlar al sistema. Las señales PWM de compuerta se inhabilitan para proteger a los IGBT´s de un posible daño, además se garantiza que ninguna célula trabaje en el momento de realizar la reconfiguración. El tiempo del manejo de la falla no debe ser mayor a 1/(2fc), donde fc es la frecuencia de conmutación del inversor. Esto se debe a que los interruptores trabajan de manera complementaria y podría haber una propagación de la falla si no se aísla a tiempo. Posteriormente se modifican las señales moduladoras de acuerdo a la ley de control que se explicará más adelante.

Por último, se habilitan nuevamente los canales PWM y se aísla la célula dañada con ayuda de un interruptor bidireccional (ver figura 3-2) que se considera libre de fallas por usarse con poca regularidad; además no necesita ser de alta frecuencia. Por lo tanto, el costo es menor que usar dos


55

convertidores redundantes y el aislamiento de la célula permite la reparación de ésta sin que el sistema salga de funcionamiento [Eaton 03], [Kuo 04].

0

Sw1

Sw2

Sw3

Sw4

VA

Interruptor bidireccional(triac)

Vcd

Figura 3-7 Célula con interruptor adicional para aislar

3.4. Reconfiguración de IPDPWM El estudio de la reconfiguración para la modulación IPDPWM se hace cuando se tiene una falla por célula (máximo dos células en una sola fase). El diagrama de la modulación IPDPWM para generar siete niveles se ilustra en la figura 3-8; para el inversor en estudio sin falla, las seis señales generadas por las portadoras se distribuyen de la siguiente manera:

- Las dos portadoras extremas, superior e inferior, se asignan a la célula superior. - Las dos portadoras que le anteceden a las extremas se asignan a la célula intermedia.

- Las dos portadoras cercanas al cero se asignan a la célula inferior

La asignación de las señales de conmutación generadas por las portadoras de los extremos es

de gran importancia en la estrategia de reconfiguración propuesta ya que se asignan siempre a la célula dañada.

Considerando que en la fase A se tiene a la célula superior con falla, la señal moduladora se convierte en la que se presenta en la figura 3-9. Con esta forma de onda se deja de conmutar a la célula dañada y se trabaja con las células activas restantes sin falla.

La referencia de la fase con falla toma un valor constante antes de conmutar a las portadoras. Dicho valor está en función del número de niveles del inversor y se define por la expresión 3-4

2 31

1aNf

Nc N

Ec. 3-4


56

Donde Nc: número de portadoras (6). N: número de niveles (7).

Figura 3-8 Asignación de las señales para la estrategia IPDPWM.

Figura 3-9 Señal de referencia para la fase con falla.

El valor de la ecuación 3-4 es la referencia para obtener las moduladoras de las fases sin falla.

Las cuales compensan al sistema ante la falta de una célula. La idea fundamental de la compensación se basa en la ecuación general 3-5, donde la señal compensadora de las fases sin falla es igual al voltaje de referencia de la fase con falla (constante), más/menos el voltaje de línea-línea existente entre el voltaje de la referencia de fase dañada y el voltaje correspondiente antes de tener falla.

comp falla línea líneaV V V Ec. 3-5


57

Con la ecuación 3-5 la idea a saber es: compensar con las otras fases no dañadas sólo en el lapso en donde la célula con falla debería conmutar. El signo algebraico depende de la moduladora que se quiera obtener. Para ver que ocurre con las otras referencias se presenta el siguiente análisis. Las referencias sinusoidales de un sistema trifásico, desfasadas 120º entre sí con una secuencia positiva, están dadas por: 0 0 0( ) cos cosan cdv t V t MV t Ec. 3-6 0 0 0( ) cos 2 / 3 cos 2 / 3bn cdv t V t MV t Ec. 3-7 0 0 0( ) cos 2 / 3 cos 2 / 3cn cdv t V t MV t Ec. 3-8 Donde M: índice de modulación. Vcd: Voltaje de alimentación. Para obtener el voltaje de línea-línea entre van y vbn se pueden rescribir los voltajes usando la forma polar y rectangular como:

* * * 1 30º 120º2ab an bn rms rms rms rmsjv v v V V V V

Ec. 3-9

* 3 3 33 3 30º2 2 2ab rms rms rms

jv V j V V

Ec. 3-10

* * * 3 90ºbc bn cn rmsv v v V Ec. 3-11

* * * 3 150ºca cn an rmsv v v V Ec. 3-12 Reescribiendo, los voltajes de línea-línea del sistema trifásico son: 0( ) ( ) ( ) 3 cos / 6ab an bn cdv t v t v t M V t Ec. 3-13 0( ) ( ) ( ) 3 cos / 2bc bn cn cdv t v t v t M V t Ec. 3-14

0( ) ( ) ( ) 3 cos 5 / 6ca cn an cdv t v t v t M V t Ec. 3-15


58

Usando la ecuación 3-5, y las últimas tres ecuaciones anteriores, se pueden reescribir para obtener las moduladoras para compensar la falla en el lapso de tiempo correspondiente como:

1( ) 3 s n6b af t f M e t

Ec. 3-16

5( ) 3 s n6c af t f M e t

Ec. 3-17

Las moduladoras de las otras dos fases quedan descritas por las ecuaciones 3-18 y 3-19 para las fases B y C respectivamente.

3( ) 3 sin / 61b

Nf t M tN

Ec. 3-18

3( ) 3 sin 5 / 61c

Nf t M tN

Ec. 3-19

Tabla 3-2 Expresiones de las referencias para la compensación. Límite de t fa(t) fb(t) fc(t)

asin(N-3) asin(N-3)-M*(N-1) M*(N-1)

31

NN

3 3 sin / 61

N M tN

3 3 sin 5 / 61

N M tN

asin(N-3) asin(N-3)2 -M*(N-1) M*(N-1)

31

NN

3 3 sin 7 / 61

N M tN

3 3 sin 11 / 61

N M tN

En otros Límites sinM t 2sin3

M t 2sin

3M t

Figura 3-10 Señales moduladoras para compensar al sistema.


59

Las ecuaciones 3-18 y 3-19 fuerzan a tener un mayor índice de modulación en las fases sin falla, sólo en el lapso de compensación, con lo cual dichas fases proporcionan la energía necesaria para compensar la falla del sistema y tener un voltaje línea-línea balanceado a la salida. Estas ecuaciones, en complemento con la ecuación 3-1, son el fundamento para la compensación bajo la presencia de una falla. Las tres señales de referencia descritas por dichas ecuaciones se muestran en la figura 3-10 y las expresiones para las referencias están en la tabla 3-2. RECONFIGURACIÓN PARA CUANDO CUALQUIER CÉLULA FALLA EN UNA FASE Para realizar la reconfiguración cuando cualquier célula falla es necesario reasignar adecuadamente las señales de compuerta. Para lo cual, en la técnica de reconfiguración propuesta, las señales generadas por las portadoras de los extremos (que llamaremos PWM_1 y PWM_6) se asignan a la célula con falla (ver figura 3-11).

Por lo tanto, si la célula con falla no es la superior (C1) y es la intermedia (C2) por ejemplo, se hace un cambio de señales entre estas dos células. Por lo tanto, PWM_1 y PWM_6 se asignan a C2; tal y como se muestra en la figura 3-11. Del mismo modo, si la célula con falla es C3 entonces se hace un cambio de señales entre ésta y la célula C1; de manera tal que PWM_1 y PWM_6 se asignan nuevamente a la célula con falla.

Considerado lo anterior, no importa cuál célula falle siempre y cuando se reasignen adecuadamente las señales de compuerta. Con esto se tiene la ventaja de que no se cambian las leyes que rigen a la reconfiguración de las fases sin falla. Sin embargo, cuando se tienen dos células con falla en una fase si hay un cambio. A continuación se presenta la reconfiguración requerida para este caso.

Figura 3-11 Asignación de señales cuando C2 falla.


60

DOS CÉLULAS CON FALLA EN UNA FASE Para aprovechar aún más la técnica propuesta, ahora se emplea cuando hay dos células con falla en una fase. La diferencia radica en que la moduladora de la fase con falla ahora deja de compararse con las cuatro portadoras de los extremos. Las señales que generan éstas se asignan a las células correspondientes y las portadoras restantes a la célula sin falla: tal y como se muestra en la figura 3-12 en donde se supone que C1 y C2 fallan.

Para dejar de compararse con las portadoras, la referencia de la fase con falla debe de valer 1/3 cuando a C1 y C2 les toca conmutar. A partir de este valor se obtienen las otras dos referencias que fuerzan al índice de modulación a incrementarse aún más. En la tabla 3-3 se tienen las expresiones para las señales moduladoras y en la figura 3-13 se tienen las formas de onda en un ciclo descritas por dichas ecuaciones.

Tabla 3-3 Expresiones de las referencias para la compensación. Límite de t fa(t) fb(t) fc(t)

asin(N-5) asin(N-5)-M*(N-1) M*(N-1)

51

NN

5 3 sin / 61

N M tN

5 3 sin 5 / 61

N M tN

asin(N-5) asin(N-5)2 -M*(N-1) M*(N-1)

51

NN

5 3 sin 7 / 61

N M tN

5 3 sin 11 / 61

N M tN

En otros Límites sinM t 2sin3

M t 2sin

3M t

Un parámetro importante al emplear esta técnica de reconfiguración es el índice de modulación M, el cual determina los límites de operación del sistema cuando se tiene una falla. A continuación se presenta el análisis de dichos límites.

Figura 3-12 Asignación de señales cuando C1 y C2 falla.


61

Figura 3-13 Referencias para compensar falla en dos células con falla.

3.5. Límites de operación Para llevar a cabo un análisis del índice de modulación se hace necesario verificar los límites de operación en un diagrama de contorno f(x,y) el cual se revisa a continuación. Diagrama de contorno f(x,y) para IPDPWM de 7 niveles Este diagrama ayuda a visualizar el comportamiento del convertidor porque describe cada nivel de C.D. a la salida del convertidor en función del índice y de la técnica de modulación [Holmes 03]. El diagrama de contorno queda descrito por la función f(x,y) que define el valor de la onda conmutada como un proceso de la modulación. Los valores de dicha función quedan determinados por el número de niveles del convertidor y técnica de modulación empleada.

La obtención de los diagramas de contorno se hace con el fin de ver el comportamiento del inversor con y sin falla para después deducir cuál es el límite del índice de modulación (restricciones de la reconfiguración). En la tabla 3-4 se definen las ecuaciones para f(x,y) obtenidas a partir de la figura 3-14. Para una mayor explicación de cómo obtener las ecuaciones se puede revisar el anexo C1.

En la figura 3-14 se normalizan las señales portadoras con respecto a la referencia y se

comparan para determinar como se obtienen los siete niveles. Por ejemplo, para obtener el voltaje normalizado +3Vcd a la salida, la referencia tiene que ser mayor a las portadoras. Con base en la tabla 3-4, la figura 3-15 muestra el diagrama de contorno para f(x,y) sobre un ciclo completo, en donde se observa que cada nivel de tensión (-3Vcd, -2Vcd, -1Vcd, 0, 1Vcd, 2Vcd, 3Vcd) está definido claramente por una región cuya área crece o decrece en función del índice de modulación utilizado. A continuación se revisa el comportamiento del diagrama de contorno bajo la influencia de una falla.


62

oy t

( )f y

Figura 3-14 Referencia y portadoras para IPDPWM 7 niveles.

oy t

cx t

Figura 3-15 Diagrama de contorno de f(x,y) para IPDPWM 7 niveles, (M=0.8).

Tabla 3-4 Función de conmutación IPDPWM 7 niveles, f(x,y).

f(x,y) -≤x≤0 0<x≤ +3Vcd

Mcosy> 23 3

x

Mcosy> 23 3

x

+2Vcd 13 3

x

< Mcosy< 23 3

x

13 3

x

< Mcosy< 23 3

x

+1Vcd 3x

< Mcosy< 13 3

x

3x

< Mcosy< 13 3

x

0 13 3

x

< Mcosy<3x

13 3

x

< Mcosy<3x

-1Vcd 23 3

x

< Mcosy< 13 3

x

23 3

x

< Mcosy< 13 3

x

-2Vcd 1

3x

< Mcosy< 23 3

x

13x

< Mcosy< 23 3

x

-3Vcd Mcosy< 1

3x

Mcosy< 13x


63

Límite del índice de modulación para la reconfiguración Para determinar el límite superior del índice de modulación se revisó el comportamiento de los diagramas f(x,y) cuando existe compensación. Se pudo observar que el sistema da una salida desbalanceada a partir de cuando la parte compensadora de la referencia está en sobremodulación (>1). Con base en la figura 3-16 se analizan las señales para determinar los límites del índice de modulación. El límite de la ecuación para el nivel de voltaje máximo se obtiene de la siguiente forma.

oy t

( )f y

Figura 3-16 Referencia de las fases que compensan la falla y portadoras normalizadas

La función de estudio es la parte compensadora de la referencia:

4 11( ) 3 cos6 6

f y M y

Ec. 3-20

Donde su restricción viene dada por: ( ) 1f y Ec. 3-21 Usando el criterio de la primera derivada para encontrar el máximo se tiene:

11( ) 36

f y Msen y

Ec. 3-22

Todos los múltiplos enteros de son los puntos críticos de la función, es decir:

11 0,1, 2,...6

y n n Ec. 3-23

De la gráfica anterior, la variable independiente tiene un límite superior; el cual está dado cuando M=1 por:


64

Limsup= 1 4cos6( ) 3M

Ec. 3-24

Por lo tanto, el múltiplo entero debe ser n =2. La variable y toma el valor:

11 26

y Ec. 3-25

16

y Ec. 3-26

El punto crítico es entonces:

4 1 11( ) 3 cos6 6 6

f y M

Ec. 3-27

4( ) 36

f y M Ec. 3-28

Punto crítico= 1 4 36 6

M

Ec. 3-29

Revisando signos, si y<( /6), digamos y= /7 f´(y)= +; f es creciente Si y>( /6), digamos y= /5 f´(y)= -; f es decreciente El cambio de signo de + a – indica un valor máximo en y= /6 . Por lo tanto, el límite del índice de modulación está dado por 3-31.

4 1 113 cos 16 6 6

M

Ec. 3-30

5 0.963 3

M Ec. 3-31

En cuanto al índice de modulación mínimo necesario para obtener los 7 niveles, la ecuación de f(y) para un nivel +3Vcd es: ( ) 3 cos 2 / 3f y M y Ec. 3-32 Si f(y)=0


65

1 2cos3

yM

Ec. 3-33

El índice de modulación mínimo viene dado por la expresión 3-34.

23

M Ec. 3-34

Cuando M es menor a 2/3, las regiones de mayor nivel (3Vcd) desaparecen. Finalmente, los límites del índice de modulación para cuando se tiene sólo una célula con falla son:

2 5 0.963 3 3

M Ec. 3-35

Cuando el índice modulación es mayor a la unidad se presentan regiones indefinidas en el diagrama de contorno (ver figura 3-17) y el voltaje de salida del inversor se desbalancea. Asimismo, a un mayor índice de modulación, se tiene un mayor número de áreas afectadas por la parte compensadora de la referencia.

Por otro lado, a partir de M0.96 las regiones de los niveles mayores de voltaje se empiezan a

definir. Para un índice de modulación menor, las regiones ya quedan claramente definidas (por ejemplo para M=0.8), como se muestra en la figura 3-18. El análisis se realizó para una célula con falla, sin embargo, también se puede considerar para el caso de tener dos células con falla: se procede del mismo modo visto anteriormente. El índice de modulación máximo permitido se reduce hasta M=0.77.

Figura 3-17 Diagrama de contorno f(x,y), M=1, línea (---) áreas afectadas por las partes compensadoras.


66

El límite del índice de modulación está en función del número de niveles del inversor, por

ejemplo, para un inversor de cinco niveles M se reduce hasta 3/2 para la operación bajo falla [Mingyao Ma 07]. Cabe aclarar que el límite del índice de modulación es el máximo que puede tener el inversor después de que ocurra una falla.

Por último, se tiene que, una manera de incrementar el índice de modulación es mediante la

inyección del tercer armónico; sin embargo, usando el método de reconfiguración propuesta no permite la inyección de dicho armónico (ver anexo C2).

Figura 3-18 Diagramas f(x,y), (arriba) f(x,y) @ M=0.96, (abajo) f(x,y) @ M=0.8, (M=ma). Línea (----) áreas

afectadas por las partes compensadoras de las referencias.


67

f(y)

y=Wot

0

( ) cosf y M y

Anexo C1 Para entender como se obtiene el diagrama f(x,y) se puede tomar como ejemplo al inversor de dos niveles para simplificar el caso.

Para definir f(x,y) se hace necesario definir las funciones de la portadora y moduladora del inversor en función de las variables x y y. A partir de la figura C1-1 las señales están definidas por:

(C1-1)

(C1-2)

(C1-3)

Combinando las ecuaciones C1-1 y C1-2, y teniendo en cuenta que el inversor va sólo desde cero a +2Vdc, cuando la referencia es mayor a la portadora, la expresión para f(x,y) en el intervalo de - a 0 es:

(C1-4)

2( ) 1 xf x

2( ) 1 xf x

Figura C2-1 Ondas de referencia y portadora en el espacio x y y.

Por ejemplo, cuando 1 cos2

x M y , en el intervalo [0 ] la ecuación es:

2( ) 1 0xf x para x

2( ) 1 0xf x para x

( ) cosf y M y

2( , ) 2 cos 1 xf x y Vcd cuando M y


68

(C1-5)

Combinando las ecuaciones C1-4 y C1-5 se puede formar el diagrama de f(x,y), tal y como se muestra en la figura C1-1

Figura C1-1 Diagrama de f(x,y) para un inversor de dos niveles.

Anexo C2 Con trabajos hechos por Indri y Buja en 1975 [Holmes 03], se reconoce que el máximo índice de modulación de un inversor trifásico se incrementa; incluyendo un término en modo común del tercer armónico en la forma de onda de la referencia de cada fase. Esta componente no afecta el voltaje línea-línea, debido a que los voltajes en modo común se cancelan entre fases; pero si reduce el valor pico de la envolvente de los voltajes de fase.

Por lo tanto, el índice de modulación se puede incrementar hasta en un 15% más sin llegar a la sobremodulación. Las ecuaciones: C2-1, C2-2 y C2-3 definen las referencias con la inyección del tercer armónico cuando no se tiene falla en el sistema. ( 3) 3( ) sin( ) sin(3 )an refv t Vcd M t M t Ec. C2-1

( 3) 32( ) sin( ) sin(3 )3bn refv t Vcd M t M t

Ec. C2-2

( 3) 32( ) sin( ) sin(3 )3cn refv t Vcd M t M t

Ec. C2-3

Donde M3=M/6. La inyección del tercer armónico en las formas de onda de las referencias de compensación, no es válida; debido a que la parte de compensación se obtiene con el voltaje de línea Vab o Vca, por lo

2( , ) 2 cos 1 xf x y Vcd cuando M y


69

tanto la componente del tercer armónico se anula con la diferencia de voltajes. Dicha componente queda sólo en la parte en donde no se compensa la falla, como se aprecia en la figura C3-1: no aumenta la fundamental. Aún si se inyecta la componente de tercer armónico a la compensación, se sigue obteniendo un voltaje desbalanceado a la salida.

(a) (b) Figura C3-1 (a) Referencias compensadoras sin tercer armónico, (b-arriba) referencias con tercer armónico en la parte compensadora y (b-abajo) referencias sin tercer armónico en la parte de compensación..


70


71

4. Análisis de resultados En este capítulo se analizan los resultados obtenidos con base en las plataformas de simulación PSIM 6.0 y MATLAB-Simulink 7.0.1.Así como la validación experimental en una maqueta de baja tensión. Los resultados se dividen en cinco secciones y se describen a continuación En la sección 4.1, se describe cada uno de los elementos del sistema desde el enfoque de tolerancia a fallas. El análisis del sistema sin falla se presenta en la sección 4.2, en donde, se verifica la operación normal del sistema. En la sección 4.3 se presenta el análisis del sistema bajo la influencia de las fallas de cortocircuito y circuito abierto en presencia de un interruptor con avería. En la sección 4.4 se presentan los resultados experimentales de la reconfiguración propuesta. Para finalizar, en la sección 4.5 se comparan los resultados obtenidos con el enfoque propuesto y los trabajos reportados en la literatura.


72

4.1. Descripción general del sistema El diagrama en bloques del sistema simulado se muestra en la figura 4-1, el cual, consta de tres partes principales:

- La parte de potencia: Se compone de un inversor en cascada con carga resistiva-inductiva. La tensión continua de la fuente se modifica para transformarse en una señal alterna por efecto del convertidor trifásico y con el auxilio del control IPDPWM.

- La parte de detección de la falla en la célula: Se compone de elementos comparadores para

obtener las señales de residuos, los cuales, se obtienen a través del sensado de VCE y VGE, y la comparación de estas señales.

- La parte de control: Se compone del controlador que contiene las leyes que rigen a la

modulación utilizada. El mecanismo se basa en mandar una señal que active el interruptor auxiliar y se aísle la célula correspondiente, asimismo dependiendo de cuantas células se dañan (1 ó 2), se selecciona la estrategia de modulación correspondiente para controlar al inversor y compensar la falla, además de reordenar las células operativas.

Figura 4-1 Diagrama a bloques del sistema bajo estudio.

Con respecto a la parte de potencia, en la figura 4-2 se muestra la topología empleada del convertidor para una fase del sistema. Se compone de tres células por fase, en donde la fase A se considera candidata a tener fallas.

Para el diseño del prototipo en simulación se consideraron las siguientes características nominales del sistema:

o Inversor en cascada 3 : 7 niveles. o Número de células: 3 células/fase. o Voltaje salida / célula: 60 Vrms.


73

o Frecuencia de la portadora: 3600Hz 4. o Frecuencia de la moduladora: 60Hz. o Carga RL: 1Ω, 2mH. o Modulación: IPDPWM.

Figura 4-2 Diagrama esquemático del convertidor en cascada de siete niveles, sólo una fase. Ambiente de simulación Para estudiar al sistema se utilizaron los simuladores PSIM 6.0 y Matlab/Simulink 7.0.1. En PSIM se implementó la parte de potencia y detección de la falla correspondiente al sistema, mientras, en Matlab/Simulink se implementó la parte de control para la modulación.

El programa de simulación PSIM está diseñado para aplicaciones de electrónica de potencia. Por su parte, Matlab/Simulink provee un ambiente gráfico interactivo con varias librerías que permiten diseñar y simular sistemas. Para realizar la interfaz entre estos dos simuladores se usan los nodos de enlace en PSIM (para la salida y entrada de señales) y el bloque del modelo SimCoupler en Simulink (para el enlace con los nodos mencionados). En la figura 4-3 se muestran los elementos indicados. 4 Una portadora con una frecuencia múltiplo de tres de la de la frecuencia de la fundamental, ayuda a una mejor cancelación de armónicos entre fases. Asimismo, una práctica común es que los interruptores conmuten a 600Hz. [Bin Wu 06],[Holmes 03]


74

Figura 4-3 Elementos necesarios para la interfaz PSIM-SIMULINK

Figura 4-4 Diagrama de flujo de operación del sistema

En la figura 4-4 se muestra el diagrama de flujo de la operación del sistema. Una vez

inicializada la operación se obtienen los residuos de las células. Si existe una falla, el valor del residuo correspondiente es uno, entonces, se realiza la restructuración y reconfiguración del sistema para seguir operando al convertidor. Los parámetros de simulación (mostrados en la tabla 4-1), tanto para el ambiente PSIM como para el ambiente Simulink, se proporcionan en Matlab.

Tabla 4-1 Parámetros de simulación Parámetro Valor

Tiempo de simulación 100 ms Paso de integración 5s Método numérico Discreto, fixed step

Tiempo en que ocurre la falla 54 ms Modulación IPDPWM


75

4.2. Análisis del sistema libre de fallas En esta sección se muestran los resultados obtenidos del sistema en condiciones nominales de operación sin la influencia de fallas. El propósito de esta sección es verificar el comportamiento de las señales del inversor y compararlas con el caso con falla. Resultados en simulación En la figura 4-5 se presentan las formas de onda para el sistema sin falla bajo las condiciones de mf=60, M=0.8, fcr=3600Hz. A pesar de que la frecuencia de conmutación del inversor parece demasiado alta, los interruptores conmutan a 600Hz en promedio. Es importante mencionar que la estrategia de reconfiguración es válida para un índice de modulación M0.96. Por lo tanto, se escogió M=0.8 para comparar las gráficas con y sin falla.

El voltaje de fase VA se forma con 7 niveles de voltaje (480Vrms cada uno), mientras, el voltaje

de línea-línea VAB tiene 11 niveles debido al índice de modulación: con M=1 tendría 13 niveles. Las componentes fundamentales de VA y VAB son 1.631kV y 2.826kV respectivamente. Los armónicos dominantes de dichos voltajes se encuentran alrededor de mf.

El voltaje de fase contiene armónicos triples tales como mf y mf 6, donde, mf es el armónico

dominante. Estos armónicos no aparecen en el voltaje de línea-línea por lo que la THD (Total Harmonic Distorsion) disminuye hasta un 13.4% (M=0.8), mientras, el voltaje de fase es de 24% (figura 4-6).

Figura 4-5 (arriba) Voltaje de línea VA (abajo) Voltaje de línea VAB (mf=60, M=0.8, , fm=60Hz, fcr=3600Hz,

fsw,dev=600Hz).


76

/A dV V

24%THD

6fm 6fm

/AB dV V

2fm

8fm 8fm

14fm 14fm

13.4%THD

Figura 4-6 (arriba) THD de VA, (abajo) THD de VAB (mf=60, M=0.8, fcr=3600Hz, fsw,dev=600Hz).

Las tres componentes fundamentales de los voltajes de línea tienen la misma amplitud, asimismo, un contenido armónico de alto orden en VAB se muestra en la figura 4-7 que puede ser fácilmente atenuado por filtros o por la inductancia en la carga; sólo los armónicos dominantes que se encuentran alrededor de mf son graficados. La amplitud de los armónicos es normalizada con respecto al voltaje CD total por fase (ver ecuación 4-1) para un inversor de siete niveles Vd =3Vcd. El valor efectivo del voltaje de línea se puede obtener a partir de la expresión 4-2 [Bin Wu 06].

Por último cabe constatar que el sistema trifásico sin falla se encuentra balanceado debido a

que las tensiones tienen la misma amplitud y están desfasadas 120º eléctricos entre sí. El diagrama fasorial de las señales de salida del convertidor que se presentan en la figura 4-7 se obtuvieron a partir de un análisis FFT (Fast Fourier Transform).

12d

NV Vcd Ec. 4-1

( ),max 1.224 0.612( 1)ab rms dV V N Vcd Ec. 4-2


77

Donde Vcd: Voltaje de entrada en cada célula. N: Número de niveles de voltaje en el inversor. Vd : Voltaje total de entrada.

Figura 4-7 Diagrama fasorial de las señales de salida sin falla.

4.3. Análisis bajo la influencia de falla

Para el análisis del sistema bajo la influencia de una falla se tomó en consideración que falla la célula superior de la fase A. Los resultados obtenidos son similares tanto para cuando se tiene un cortocircuito como para un circuito abierto en un interruptor de la célula. Esto se debe a que siempre se cortocircuita la célula al presentarse cualquier falla, por lo que sólo se presentan unas gráficas representativas para los dos casos.

Al detectarse una falla las referencias se modifican para generar la compensación del sistema, tal y como se aprecia en la figura 4-8. El voltaje de fase se degrada dos niveles (ver figura 4-9) debido a que se trabaja con una célula menos y se pierden los niveles contribuidos por ésta.

Mientras tanto, las fases sin falla trabajan con un índice de modulación mayor; justamente

cuando le tocaría conmutar a la célula dañada (ver figura 4-9). Esto hace que el sistema se compense a partir de dos fases, lo cual se observa en el voltaje de línea-línea. En la figura 4-10 se observa que el voltaje VAB conserva su valor nominal antes y después de la falla, lo cual pasa con los tres voltajes de línea. El efecto de compensación es más notable en la corriente que circula por la carga, en la figura 4-11 se observa que la corriente también conserva su valor nominal.

Figura 4-8 Referencias trifásicas, y una portadora de la célula dañada. M=0.8


78

El voltaje de línea VAB contiene armónicos triples como mf y mf6, siendo mf el armónico dominante; tal y como ocurre en el voltaje de fase sin falla. Dichos armónicos no aparecen en el voltaje línea-línea sin falla; sin embargo, al aplicar la técnica de compensación la aparición de estos armónicos hace que la THD incremente de un 13.4% a un 14.1% (figura 4-12).

Figura 4-9 (arriba) Voltaje de fase con falla @ fcr=3600Hz, (abajo) Voltaje de fase sin falla @ fcr=1800Hz (para

ver efecto de compensación),M=0.8.

Mientras tanto, en el voltaje VBC la tercera armónica principal mf se cancela pero aún siguen existiendo armónicos triples como mf6. La THD disminuye a 13.9% y se obtiene una diferencia del 0.2% con respecto a la THD de VAB.; tal y como se observa en la figura 4-12.

Por último, hay que verificar si el principal objetivo de obtener un voltaje balanceado se cumple. Es decir, los tres voltajes de línea cuentan con la misma magnitud y están desfasados 120º eléctricos.

Figura 4-10 Voltaje de línea Vab, (mf=60, M=0.8, , fm=60Hz, fcr=3600Hz, fsw,dev=600Hz)


79

Figura 4-11 Corrientes de fases antes y después de falla.

/AB dV V

2fm

6fm 6fm

16fm 16fm

14.1%THD

Figura 4-12 (arriba) THD de VAB, (abajo) THD de VBC.

Mediante la ecuación 4-3 [Jahns 07] se obtiene que el desbalance presente entre los voltajes de fase sin compensar es del 6.1% y cuando se compensa alcanza el 16.5%; sin embargo el voltaje de línea permanece balanceado.


80

% 100avg

avg

V Vdesbalance x

V

Ec. 4-3

Donde Vavg: Voltaje rms promedio sin falla de los voltajes de fase o de línea. V: Valor rms máximo de los voltajes de fase o de línea.

Con ayuda del simulador PSIM se obtuvo la FFT en magnitud y fase de las componentes, como se muestra en la figura 4-13. Las amplitudes de los voltajes de línea tienen la misma magnitud de 220Vrms y se encuentran desfasados 120º. Por su parte, los voltajes de fase aunque se encuentren desfasados 120º, no presentan la misma magnitud. El voltaje Va tiene una tensión de 119.6Vrms con falla que representa una degradación del 6%. Los voltajes de las otras fases aumentan a 155Vrms, que representa un 22% adicional para compensar la energía restante.

Figura 4-13 (izquierda) Ángulos de los voltajes de línea en PSIM, (derecha) diagrama fasorial cuando una

célula falla RESULTADOS PARA CUANDO CUALQUIER CÉLULA FALLA EN UNA FASE Cuando una célula diferente a la superior (C1) falla, las señales de control son las misma (figura 4-14) pero se requiere una adecuada reasignación de señales de compuerta, tal y como se muestra en la figura 4-15. Las señales de conmutación generadas por las portadoras de los extremos se asignan siempre a la célula con falla. Asimismo, las señales que le correspondían a la célula con falla (C2 o C3) se asignan a la célula superior C1.

Las señales obtenidas para estos casos son similares a las obtenidas cuando se tiene una falla en la célula superior C1. Siempre y cuando se asignen adecuadamente las señales de compuerta: el sistema sigue estando balanceado, sin importar qué célula falle. En la figura 4-16 se presentan las señales obtenidas para cuando C2 o C3 falla.


81

Figura 4-14 Señales de las referencias para las fases A, B y C

Figura 4-15 Asignación de señales para cuando C2 (izquierda) o C3 (derecha) falla


82

Figura 4-16 Resultados de simulación cuando C2 o C3 falla (frecuencia de la referencia: fr=60Hz, frecuencia de la portadora: fc=3.6kHz, M=0.8). De arriba hacia abajo: Referencias de las tres fases, voltaje de salida de

la fase A, voltaje de línea-línea VAB y corriente de fase A. DOS CÉLULAS CON FALLA EN UNA FASE

Cuando dos células tienen falla, el voltaje de referencia cambia para dejar de conmutar a las células correspondientes. En la figura 4-17 se presentan las formas de onda para dos células con falla.

Figura 4-17 Asignación de señales cuando C1 y C2 fallan


83

En la figura anterior se considera que las células C1 y C2 fallan. Por lo tanto las otras dos fases tienen que compensar con un índice de modulación aún mayor que el que se tenía con una célula con falla.

En la figura 4-18 se tienen las señales de las referencias para las tres fases. Se supone que las fallas en las células ocurren una después de otra (a los 52.65ms) sólo para ver el efecto de compensación propuesto. Asimismo, se muestra el voltaje de fase Va, obviamente el voltaje de salida se degrada hasta tres niveles por tener sólo una célula en funcionamiento.

La variable de interés, el voltaje de línea, sigue balanceada a la salida pero ahora con una degradación de dos niveles. Dicho efecto se observa mejor en la corriente que circula por la carga (ver figura 4-19).

Cuando el sistema se encuentra operando con falla, el valor del residuo es diferente a cero y se detecta la falla. Posteriormente se reconfigura al sistema para mantener un sistema balanceado al forzar un aumento de M en las otras dos fases. Los límites de M obtenidos a partir de los diagramas f(x,y) permiten saber las restricciones de operación del sistema. Asimismo, se pudo observar que el contenido armónico del voltaje de línea no aumenta en gran medida (1% en promedio) cuando una célula del sistema se encuentra bajo falla.

La degradación se debe a la pérdida adicional de una célula y de la disminución del índice

(M<0.77) del que se tenía en operación nominal (M =0.8). Al tener ahora dos células con falla, el contenido armónico de las señales compensadas aumenta. El voltaje de línea-línea VAB sigue presentando armónicos triples como mf y mf6.

Figura 4-18 Señales de referencia para las tres fases, M=0.75


84

Figura 4-19 (arriba) Voltaje de línea-línea VAB, (abajo) Corrientes de fase A y B

La amplitud de las componentes aumentan y la THD es ahora del 15.4% (figura 4-20). El

contenido armónico en VBC es del 14.8% y es similar al que se presenta sin una célula; además, presenta armónicos triples excepto mf (figura 4-21). La componente fundamental de los tres voltajes de línea es de 204Vrms; teniendo una degradación del 7%. El voltaje Va se degrada a un 49% mientras los voltajes de las otras dos fases aumentan a un 20% para compensar las fallas. El porcentaje de desbalance presente entre los voltajes de fase sin compensación es del 49.4% y del 47% con compensación; sin embargo, el sistema permanece balanceado.

La variación de la THD, para cuando no se tiene falla hasta cuando se tienen dos células con

falla, se resume en la figura 4-22. Por último, se puede formar el diagrama fasorial con los ángulos de las señales, tal y como se muestra en la figura 4-23.

/AB dV V

2fm 2fm

6fm 6fm

15.4%THD

Figura 4-20 THD de VAB


85

/BC dV V

2fm

6fm 6fm

14.8%THD

8fm 8fm

Figura 4-21 THD de VBC

Figura 4-22 THD para: 0,1 y 2 células con falla.

Figura 4-23 (izquierda) Ángulos de los voltajes de línea, (derecha) diagrama fasorial cuando dos células

fallan


86

4.4. Validación experimental

Para verificar la validación del método propuesto de reconfiguración se construyó un sistema inversor trifásico en cascada de 7 niveles. Las condiciones experimentales del sistema se muestran en la tabla 4-2. Cabe mencionar que el índice de modulación en condiciones nominales se selecciona con un valor de M=0.8, para estar dentro de los límites de operación definidos en la sección 3.5.

Tabla 4-2 Condiciones experimentales. Parámetro Valor

Voltaje de fuentes separadas, DC 30V Carga Carga resistiva (200) en serie con

una carga inductiva (1.8mH) Frecuencia de conmutación 3.6kHz Frecuencia de la referencia 60Hz

Índice de modulación M=0.8

(a) (arriba) Voltajes de fase Va y Vb; (abajo) Voltaje de (b) (arriba) Voltajes de fase Vb y Vc; (abajo) Voltaje de línea Vab línea Vbc.

(c) (arriba) Voltajes de fase Vc y Va; (d) (arriba) Voltaje de control de compuerta; (abajo) Voltaje de línea Vca (abajo) Corriente de fase Ia Figura 4-24 Resultados experimentales para el proceso de reconfiguración de IPDPWM, para una célula con

falla; M=0.8.


87

Las señales de compuerta se producen con una tarjeta de adquisición de datos de Lab-View (SCB-100) en conjunto con la plataforma de simulación Simulink-Matlab. Las fallas en los interruptores de potencia se producen por señales de control en las compuertas de los DSEP para la fase A. En el anexo D1 se describe con mayor detalle la plataforma experimental utilizada.

Figura 4-25 Componentes fundamentales de los voltajes de línea; de izquierda a derecha: Vab, Vbc, Vca.

En la figura 4-24 se presenta el funcionamiento del inversor en cascada de 7 niveles, antes y después de que ocurre una falla en una célula (cortocircuito o circuito abierto). En dicha figura se muestran todos los voltajes de fase y voltajes de línea, así como la corriente que circula en la carga de de la fase A y la señal de control utilizada para la célula con falla.

Mediante la reconfiguración de la modulación IPDPWM se puede observar que los voltajes de línea mantienen su valor nominal antes y después de la falla. Mientras que en el voltaje de fase hay una degradación de dos niveles. Para verificar la magnitud de los voltajes de línea se obtuvo la FFT de dichos voltajes (figura 4-25).

(a) (arriba) Voltajes de fase Va y Vb; (abajo) voltaje de (b) (arriba) Voltajes de fase Vb y Vc; (abajo) voltaje de línea Vab línea Vbc


88

(c) (arriba) Voltajes de fase Vc y Va; (abajo) voltaje de (d) (arriba) Voltaje de control de compuerta; (abajo) línea Vca corriente de fase Ia Figura 4-26 Resultados experimentales para el proceso de reconfiguración de IPDPWM, para dos célula con

falla; M=0.8 antes de la falla, M=0.75 después de la falla.

En la figura 4-26 se presentan las señales del inversor antes y después de la falla en dos células de una misma fase. En dicha figura se muestran todos los voltajes de fase y de línea, así como la corriente que circula en la carga de de la fase A y la señal de control utilizada para las células con falla.

Mediante la reconfiguración de la modulación IPDPWM se puede observar que los voltajes de

línea tienen una degradación de dos niveles, mientras que en el voltaje de fase hay una degradación de cuatro niveles; sin embargo, el sistema continúa balanceado. Cabe mencionar que el sistema opera con un índice de M=0.75 para operar con dos células con falla.

Con los resultados obtenidos se validó experimentalmente la reconfiguración del método propuesto. Asimismo, se considera que la implementación del método se puede extrapolar a aplicaciones de alta potencia con facilidad mediante el uso de componentes digitales como: DSPs y FPGAs.

4.5. Análisis y comparación de resultados Para contrastar el potencial de la técnica de compensación propuesta se realiza un pequeño análisis comparativo con otras técnicas aplicadas a convertidores en cascada. Los puntos que se tomaron en cuenta para la comparación de la tabla 4-3 son los siguientes:

Técnica de modulación y facilidad de control. En estos puntos se analiza la técnica de modulación empleada con su variante para un diseño del inversor tolerante a fallas. Para poder implementar la técnica de modulación se pondera la labor de cálculo necesaria, donde 1 significa se necesita una baja labor matemática para la reconfiguración y es la misma para los dos modos de falla. Un 2 significa que se tiene una mediana labor de cálculo para compensar los dos tipos de fallas con la misma técnica o bien, que se necesitan cambios en la técnica para compensar por separado los dos modos de falla. Finalmente, un 3 significa que se necesita de


89

una mayor labor de cálculo para reconfigurar la modulación y compensar los dos modos de falla.

Aislamiento de la célula. Al aislar la célula se tiene la ventaja de reparar al sistema sin que salga de operación, aunque se tenga una degradación en la operación para algunos casos. Limite de M y degradación del voltaje de línea. En estos puntos se analiza el límite del índice de modulación M de la estrategia usada. Asimismo, considera la degradación del voltaje de línea a la salida del inversor al usar determinada técnica de compensación.

De los resultados obtenidos en la comparación se presenta que la estrategia para reconfigurar

IPDPWM es relativamente sencilla comparado con otras estrategias de compensación presentadas en la tabla 4-3. Asimismo, se obtiene un voltaje de línea balanceado sin cambio en su valor nominal, siempre y cuando se respete el límite superior del índice de modulación M.

Tabla 4-3 Comparación de los métodos para la compensación de c.c. y c.a. en un convertidor multinivel en cascada con una célula con falla.

Trabajo Técnica de Modulación

Aislamiento de la célula dañada (1)

Facilidad de control

Límite de M

Voltaje línea-línea balanceado

(Degradación bajo una falla

[Este trabajo] 7 Niveles

IPDPWM con amplitud limitada

Sí 1 ≤ 5

3 3

. No hay

IPDPWM con amplitud limitada

No 2 ≤ 3

2

. No hay

[Mingyao Ma 07] [Lei Hu 05] 5 Niveles

DPWMIN, DPWMAX No 2 ≤ 3

2

. No hay

[Khomfoi 06] 11 Niveles

IPDPWM Control de M

No 1 (Desaprovecha células de otras

fases)

1.0144 14.02%

[Wei 04] 7 Niveles

PSPWM con desplazamiento de

fase (Neutral Shift)

Sí 2 1 13%

[Wei 03] 7 Niveles

SVPWM modificado

Sí 3 1 17%

[Eaton 03] 13 Niveles


fase (Neutral Shift)

Sí 2 - 8.3%

[Rodríguez 05] 11 Niveles


fase

Sí 2 1 *

* En este trabajo se manejan como mínimo tres células cortocircuitadas, por lo que no se compara este punto


90

Anexo D1 El sistema trifásico utilizado para la validación experimental se compone de tres transformadores por fase (110/14V), los cuales alimentan a los rectificadores que suministran 30V a cada célula del convertidor, tal y como se muestra en la figura D1-1. El inversor en cascada se conforma de tres puentes H, los cuales son usados para aplicaciones de baja potencia (20W). Por último, se tiene una carga inductiva-resistiva con conexión estrella-estrella. A continuación se dan las características de los componentes utilizados. En las figura D1-1 y D1-2 se presentan los diagramas de conexión para la fuente de alimentación e inversor respectivamente.

- Fuente AC: Transformador 110/14V (5A) - Fuente de alimentación del inversor (célula): Rectificador Puente completo (regulador

LM317H ([30V]). - Inversor (célula): Inversor puente completo L298 de STMicroelectronic (4A CD, 20W) - Control de señales de compuerta: Matlab-Simulink, Tarjeta Lab-View SCB-100.

Figura D-1 (izquierda) Diagrama de bloques del sistema, una fase (derecha) Diagrama de conexión para el

inversor L298.

Figura D1-2 Diagrama de conexión de la fuente de alimentación de CD

VS4

IN15

IN27

VSS9

IN310

IN412

OUT12

OUT2 3

OUT313

OUT414

ISENA1

ISENB15

ENA6

ENB11

U1

L298/MULTIH

U2

TLP521R1470

R2470

R3Load

0

5V 30V

00

PWM

PWM

V1

120 Vrms 60 Hz 0°

U1LM7805CTLINE VREG

COMMON

VOLTAGE

U2LM317H

LINE VREG

COMMON

VOLTAGE

U3

2 R1220Ω

R24.9kΩ

R31.8kΩ

R4330Ω

C1100nF

C2100nF

C31uF

C41uF

C51mF

C61mF

2

LED1

5

1

LED2

8

7

0

D1

1N4001

6

9

GNDGND

D2

3N255

1

2

4

3

0

3

4

10

11


91

5. Conclusiones y trabajos futuros En esta sección se presentan las conclusiones del trabajo de investigación y los trabajos propuestos relacionados con el tema. Este capítulo se divide en dos secciones principales: En la sección 5.1 se presenta un recuento de los objetivos alcanzados durante el desarrollo del trabajo de tesis: se resalta el marco de la investigación y se presentan las principales aportaciones realizadas. En la sección 5.2 se presentan las recomendaciones y trabajos futuros.


92

5.1. Conclusiones generales En este trabajo se presentó una metodología para la compensación cuando ocurre una falla (c.c. o c.a.) en el inversor en cascada de 7 niveles. Para tolerar la falla, se reestructuró el sistema quitando la célula correspondiente; y se reconfiguró la modulación IPDPWM con base en el principio de amplitud limitada. Por otro lado, los objetivos replanteados de la propuesta se cumplieron al satisfacer los siguientes puntos: Aislar la falla para reparar la célula correspondiente. Reestructurar el sistema para repararse en funcionamiento. Obtener un voltaje línea-línea balanceado a la salida. Analizar la metodología para la reconfiguración de la técnica de modulación (IPDPWM).

El diseño de la estrategia de compensación permite al sistema ser tolerante a fallas y trabajar

continuamente. El inversor proporciona una salida balanceada del voltaje línea-línea cuando se tiene una o dos células con falla en una fase. Esto se logró mediante la reconfiguración del sistema que consiste en: el cambio de las referencias de las fases y el aislamiento de la célula dañada.

Para cambiar las referencias de las fases se reconfiguró de manera sencilla la modulación

IPDPWM. La idea para la compensación se basó en la modificación de la modulación en las fases sin falla, justamente en el momento en el que a la(s) célula(s) con falla debería(n) conmutar. Las señales de referencia para las fases sin falla se obtuvieron a partir del valor del voltaje de la referencia con falla y del voltaje de línea-línea existente entre las referencias sin falla.Para el aislamiento de la célula se aprovechó la modularidad del convertidor para que se pudiera reparar en funcionamiento: es una ventaja que se le puede atribuir al método de reconfiguración.

Como conclusiones de la simulación se presentan resultados del estudio en el inversor

multinivel en cascada con funciones de tolerancia a fallas. El convertidor de potencia se implementó en el paquete de simulación PSIM y se verificó que los resultados obtenidos fueran los correctos en cuanto al comportamiento general de la parte de potencia. Debido a las limitantes naturales del simulador PSIM (no permite implementar de forma sencilla el control requerido) en este trabajo se utilizó adicionalmente el paquete de simulación Matlab-Simulink para el control del sistema. Asimismo, se validó de forma experimental la reconfiguración propuesta mediante el uso de una plataforma de bajo voltaje, con lo cual se obtuvieron resultados funcionales.

Una ventaja atractiva que presenta la técnica empleada es que no necesita de cálculos extras

para ser empleada en un inversor de mayor número de niveles; con lo que queda teóricamente sin restricciones para emplearse en un inversor en cascada con N número de niveles. Asimismo, no se necesita de ningún cambio de las leyes que obedezcan a las referencias cuando se descompone cualquier célula de una fase, sólo hace falta una reasignación de las señales de compuerta. La única restricción que tiene la técnica es que sólo tolera células dañadas en una fase. Sin embargo, cuando se tiene una célula con falla, se obtiene un nivel nominal del voltaje línea-línea trabajando a un índice de modulación M<0.97. Esto implica incrementar el índice de modulación en las fases sin falla que conlleva a un incremento en los esfuerzos en los dispositivos.


93

5.2. Recomendaciones y trabajos futuros Entre los trabajos futuros que complementan este trabajo de investigación se consideran los siguientes:

a) Aplicar el algoritmo de la estrategia de reconfiguración de IPDPWM empleando un sistema de procesamiento digital, por ejemplo un DSP (Digital Signal Proccessing).

b) Abordar los métodos de diagnóstico de fallas en el convertidor, en donde, las señales de

residuo se obtienen directamente de las señales de compuerta de los DSEP.

c) Estudiar las implicaciones de esfuerzos en los DSEP cuando se aplica la compensación del sistema.


94

Referencias [Aguayo, 04] Jesús Aguayo Alquicira “Diagnóstico de Fallas en un Inversor a partir de los Tiempos de Conmutación en los Dispositivos Semiconductores” Tesis de Doctorado, México, Diciembre 2004 Page(s) 1-106 [Akagi, 07] Hirofumi Akagi, Shigenori Inoue, “Control and Performance of a Transformerless Cascade PWM STATCOM With Star Configuration” IEEE TRANSACTIONS ON INDUSTRY APPLICATIONS, VOL. 43, NO. 4, JULY/AUGUST 2007 Page(s) 1041-1049 [Bárcenas, 02] E. Bárcenas, S. Ramírez, et al. “Cascade Multilevel Inverter with Only One DC Sorce” IEEE Internacional Power Electronics Congreso CIEP 2002, Guadalajara México, Page(s): 171-176 [Blanke, 00] M. Blanke, Christian W. Frei, Franta Kraus, Ron J. Patton, Marcel Staroswiecki, “What is Fault-Tolerant Control,” Safeprocess´2000 IFAC Symposium on Fault Detection Supervision and safety for Technical Processes, Budapest, pp. 40-51, June 2000. [Bolognani, 00] Silverio Bolognani, Marco Zordan and Mauro Zigliotto, “Experimental Fault-Tolerant Control of a PMSM Drive” Industrial Electronics, IEEE Transactions on Volume 47, Issue 5, Oct. 2000 Page(s):1134 - 1141 [Camargo, 03] R. F. de Camargo, F. Botterón, H. L. Hey, H. A. Gründling, J. R. Pinheiro and H. Pinheiro “ New Limiting Algorithms for Space Vector Modulated Three-Phase Four-Leg Voltage Source Inverter” Electric Power Applications, IEE Proceedings- Volume 150, Issue 6, 7 Nov. 2003 Page(s):733 - 742 [Chen, 05] Alian Chen, Lei Hu, Lifeng Chen, Yan Deng, Gang Yao, Xiangning He “A Multilevel Converter Topology with Fault Tolerant Ability” Power Electronics, IEEE Transactions on Volume 20, Issue 2, March 2005 Page(s):405 - 415 [Claudio 04] A. Claudio Sánchez “A survey of fault diagnosis methods for induction motors drives under inverter fault conditions” Electrical and Electronics Engineering, 2004. (ICEEE). 1st International Conference on 24-27 June 2004 Page(s):367 - 372 [Da Silva, 06] Edison R. da Silva, Wellington S. Lima, Antônio S. de Oliveira Jr., Cursino B. Jacobina “Detection and compensation of switch faults in a three level inverter” Power Electronics Specialists Conference, 2006. PESC '06. 37th IEEE 18-22 June 2006 Page(s):1309 – 1315 [Eaton 03] Dan Eaton, John Rama “Neutral Shift- Five Years of Continous Operation” IEEE INDUSTRY APPLICATIONS MAGAZINE • NOV|DEC 2003 Page(s):40– 49 [Francois 02] Francois, B.; Hautier, J.P.;Design of a fault tolerant control system for a NPC multilevel inverter Industrial Electronics, 2002. ISIE 2002. Proceedings of the 2002 IEEE International Symposium on Volume 4, 8-11 July 2002 Page(s):1075 - 1080 [Fuchs, 03] Friedrich W. Fuchs “Some Diagnosis Methods for Voltage Source Inverters In Variable Speed Drives with Induction Machines A Survey” Industrial Electronics Society, 2003. IECON '03. The 29th Annual Conference of the IEEE Volume 2, 2-6 Nov. 2003 Page(s):1378 - 1385 [Holmes 03] D. Grahame Holmes, Thomas Lipo, “Pulse Width Modulation for Power Converters” Wiley-Interscience. Canada,2003. ISBN 0471208140 [Hnatek, 02] Eugene Hnatek, “Practical Reliability of Electronic Equipment and Products” Marcel Dekker Inc. 2002 [Isermann, 02] R. Isermann, R. Schwart, S. Stölzl, “Fault-tolerant Drive-by-Wire System”, IEEE Control Systems Magazine, October 2002.Page(s): 64-81, [Jahns, 07] Lee, K.; Jahns, T.M.; Venkataramanan, G.; Berkopec, W.E., “DC-Bus Electrolytic Capacitor Stress in Adjustable-Speed Drives Under Input Voltage Unbalance and Sag Conditions”, Industry Applications, IEEE Transactions on Volume 43, Issue 2, March-april 2007 Page(s):495 - 504 [Kapur, 97] K. C. Kapur, L. R. Lanberson ”Reliability in Engineering Design” Wiley 1997 Page(s): 232 [Kastha, 94] [22] Kastha, D.; Bose, B.K.; “Investigation of fault modes of voltage fed inverter system for induction motor drive” Industry Applications, IEEE Transactions on Volume 30, Issue 4, July-Aug. 1994 Page(s):1028 - 1038 [Khomfoi, 06] Surin Khomfoi, Leon M. Tolbert “Fault Diagnosis System for a Multilevel Inverter Using a Principal Component Neural Network” Power Electronics Specialists Conference, 2006. PESC '06. 37th IEEE18-22 June 2006 Page(s):1 – 7 [Khomfoi2 06] Surin Khomfoi, Leon M. Tolbert “A Reconfiguration Technique for Multilevel Inverters Incorporating a Diagnostic System Based on Neural Network” 2006 IEEE COMPEL Workshop, Rensselaer Polytechnic Institute, Troy, NY, USA, July 16-19, 2006 Page(s): 317-323 [Klima, 06] Jiri Klima “Analytical investigation of a new space-vector pwm strategy for improved induction motor drive reliability “Energy Conversion, IEEE Transaction on Volume 21, Issue 4, Dec. 2006 Page(s):832 – 838 [Kou 04] Xiaomin Kou, Keith A. Corzine, and Yakov L. Familiant,” A Unique Fault-Tolerant Design for Flying Capacitor Multilevel Inverter” IEEE Trans. Power Electronics, Vol. 19, No. 4 JULY 2004 Page(s):979-984


95

[Lahyani, 98] Lahyani, A.; Venet, P.; Grellet, G.,; Viverge, P.-J- “Failure Prediction of Electrolytic Capacitors During Operation of Switchmode Power Supply”; IEEE Trans. Power Electronics, Vol. 13, No. 6, 1998, Page(s): 1199-1206. [Lee, 06] Jae-Chul Lee1*, Tae-Jin Kim1, Dae-Wook Kang2, Dong-Seok Hyun1, “A Control Method for Improvement of Reliability in Fault Tolerant NPC Inverter System” Power Electronics Specialists Conference, 2006. PESC '06. 37th IEEE 18-22 June 2006 Page(s):1304-1308 [Lei Hu, 05] Lei Hu, Mingyao Ma, Alian Chen, Xiangning He, “Reconfiguration of Carrier-based Modulation Strategy for Fault Tolerant Multilevel Inverters” Industrial Electronics Society, 2005. IECON 2005. 31st Annual Conference of IEEE 6-10 Nov. 2005 Page(s):6 pp. Page(s):1048-1053 [Li 06] Shengming Li, Longya Xu “Strategies of Fault Tolerant Operation for Three-Level PWM Inverters” IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL. 21, NO. 4, JULY 2006 Page(s):933-940 [Li 01] S. Li and L. Xu, “Fault-Tolerant Operation of a 150KW 3-Level Neutral-Point-Clamped PWM Inverter in a Flywheel Energy Storage System”, Proc. of IEEE Industry Applications Soc., IAS´2001 Page(s): 585-588 [Mendes, 99] A. M. S. Mendes, A. J. M. Cardoso“Fault Diagnosis in a Rectifier Inverter Systems Used in Variable Speed AC Drives, by Park s Vector Aproach” IEEE SDEMPED 1999, Page(s): 99-103 [Mingyao Ma 07] Mingyao Ma, Lei Hu, Alian Chen “Reconfiguration of Carrier-Based Modulation Strategy for Fault Tolerant Multilevel Inverters” IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL. 22, NO. 5, SEPTEMBER 2007, Page(s): 2050-2060 [Mohan, 03] Mohan. Undeland. Robbins. “Power Electronics ,converters applications and design”. John Wiley & Sons, USA 2003 Page(s):211-225. [NEMA 87] NEMA Standard MG1 12.45-1987 [Park 04] Gun-Tae Park, Tae-Jin Kim, Dae-Wook Kang, Dong-Seok Hyun, “Control Method of NPC Inverter for Continuous Operation Under One Phase Fault Condition”, Proc. of IEEE Power Electronics Spec. Conf., PESC´04 2004. Page(s): 2188-2139 [Patton 97 ] Ron J. Patton, “”Fault Tolerant Control: The situation” Safeprocess´1997 IFAC Symposium on Fault Detection Supervision and safety for Technical Processes, Pages:1029-1047, 1997. [Peng, 98] F. Z. Peng, J. W. McKeever, D.J. Adams “A power line Conditioner Using Cascade Multilevel Inverters for Distribution Systems” IEEE Transactions on Inustry Applications, vol. 34. No. 6, November/December 1998, Pages: 1293-1298 [Peuget, 98] Raphael Peuget, St´ephane Courtine, and Jean-Pierre Rognon “Fault Detection and Isolation on a PWM Inverter by Knowledge-Based Model”, IEEE transactions on industry applications, vol. 34, no. 6, November/December 1998 Page(s):1318 – 1326 [Rashid 01]Muhammad Rashid' “ Power Electronics Handbook ” Academic Press. San Diego California, 2001 Page(s): 600-622 [Rashid 04]Muhammad Rashid' “ Power Electronics ” Pearson Prentice Hall 2004, Florida Page(s): 420-422 [Ribeiro 01]R. L. A. Ribeiro, C. B. Jacobina, E. R. C. da Silva, A. M. N. Lima' “A Fault Tolerant Induction Motor Drive System by Using a Compensation Strategy on the PWM-VSI Topology ” IEEE 2001 Page(s): 1191-1196 [Rodriguez, 02] J. Rodriguez, J. Lai, F.Z. Peng “Multilevel Inverters: A survey of topologies, controls and applications” Industrial Electronics, IEEE Transactions on Volume 49, Issue 4, Aug. 2002 Page(s):724 – 738 [Rodriguez, 05] J. Rodriguez, P. W. Hammond, J. Pontt, R. Musalem, P. Lezana, M. J. Escobar , “Operation of a Medium-Voltage Drive Under Faulty Conditions,” IEEE Trans. on Industrial Electronics, vol. 52, no. 4, August 2005, Page(s): 1080-1085. [Sanabria, 04] Carlos Sanabria, “Estrategia PWM implementada en un FGPA para aplicación en inversores multinivel” Tesis de maestría, cenidet, depto. Electrónica Cuernavaca, México, abril 2004 [Tian 05] Xijin Tian “Design-for-Reliability and Implementation on Power Converters” Reliability and Maintainability Symposium, 2005. Proceedings. Annual Page(s): 89-95 [Tolbert, 00] L. M. Tolbert, F. Z. Peng. “ Multilevel converters as Utility Interface for Renewable Energy Systems” Power Engineering Society Summer Meeting, 2000. IEEE, vol. 2 Page(s): 1271-1274. [Tolbert, 99] L. M. Tolbert, F. Z. Peng, T. Habetler “Multilevel Converters for Large Electric Drives” IEEE Transactions on Industry Applications, vol. 35, No. 1, January/February 1999, Page(s): 36-44. [Ven03] Venkatasubramanian, V., (2003). “A review of process fault detection and diagnosis Part I: Quantitative model-based methods. Quantitative model-based methods.” En: Computers and Chemical Engineering, USA, Núm. 27, 2003, pp. 293-311. [Wang, 04] H. Wang, S. Pekarek, B. Fahimi E. Zivi, J. Ciezki “Improvement of Fault Tolerance in AC Motor Drives Using a Digital Delta-Hysteresis Modulation scheme” Power Electronics Specialists Conference, 2004. PESC 04. 2004 IEEE 35th Annual Volume 2, 20-25 June 2004 Page(s):944 - 949 Vol.2


96

[Wei, 03] Sanmin Wei and Bin Wu, Fahai Li and Xudong Sun, “Control Method for Cascade H-Bridge Multilevel Inverter with Faulty Power Cells” Applied Power Electronics Conference and Exposition, 2003. APEC '03. Eighteenth Annual IEEE Volume 1, 9-13 Feb. 2003 Page(s):261 - 267 vol.1 [Wei, 04] Sanmin Wei, Bin Wu, S. Rizzo*, N. Zargari* “Comparison of control schemes for multilevel inverter with faulty cells ” IEEE Industrial EleCtrOnicS Society, November 2 - 6,2004, Busan, Korea2003 Page(s):1817-1822 [Welchko, 04] Brian A. Welchko, Thomas A. Lipo, Thomas M. Jahns, and Steven E. Schulz, “Fault Tolerant Three-Phase AC Motor Drive Topologies: A Comparison of Features, Cost, and Limitations” Power Electronics, IEEE Transactions on Volume 19, Issue 4, July 2004 Page(s):1108 - 1116 [Welchko, 03] [17] Brian A. Welchko Thomas A. Lip0 Thomas M. Jahns Steven E. Schulz' “Fault Tolerant Three-phase AC Motor Drive Topologies; A Comparison of Features, Cost, and Limitations” electric machines and drives conference, 2003. iemdc'03. ieee international volume 1, 1-4 june 2003 Page(s):539 - 546 vol.1 [Wildi 03] Theodore Wildi “Electrical Machines Drives, and Power Sysems ” Prentice Hall, New Jersey 2003

Documents

Centro Nacional de Investigación y Desarrollo …20Dante%20... · Figura 2-2 Esquema para el diagnóstico de fallas ... Figura 4-2 Diagrama esquemático del convertidor en cascada