Circuitos Combimacional y or

8/6/2019 Circuitos Combimacional y or

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Estructura de computadores Tema 4: Circuitos combinacionales

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Tema 4: Circuitos combinacionales

4.0 Introduccin

Los circuitos lgicos digitales pueden ser de dos tipos:

combinacionales secuenciales.

Circuitos combinacionalesAquellos circuitos digitales con varias entradas y varias salidas, en loscuales la relacin entre cada salida y las entradas puede ser expresadamediante una funcin lgica (expresiones algebraicas, tablas de verdad,circuito con puertas lgicas, etc.), se denominan circuitoscombinacionales.

De la definicin se deduce que cada salida en un instante de tiempodeterminado, depende exclusivamente de las entradas al circuito en el mismoinstante de tiempo, pero no depende de las entradas que hubo en instantes detiempo anteriores (no tiene "memoria").

Ahora bien, en cuanto a la implementacin mediante circuitoselectrnicos, hay que matizar algunos detalles. Hemos visto que las puertaslgicas obtenan a su salida una seal, que dependa slo de las entradas, peroesta salida no se estabilizaba hasta transcurrido un pequeo intervalo detiempo desde la aplicacin de las seales de entrada (del orden denanosegundos).

Por otro lado, si el circuito combinacional tiene varias entradas (n),

tambin puede tener varias salidas (m). Para "n" variables de entrada tenemos2n combinaciones binarias posibles. Por tanto, podemos expresar un circuitocombinacional mediante una tabla de verdad que lista los valores de todas lassalidas para cada una de las combinaciones de entrada. Un circuitocombinacional tambin puede describirse mediante "m" funciones lgicas, unapara cada variable de salida; cada una de las cuales se presenta como funcinde las "n" variables de entrada.

F

x1

x2

F(t) = (x1(t) , x2(t), ... )

E0

E1

En

S0

S1

Sm

Sistema

Combinacional


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Diremos pues, que un circuito combinacional real es aquel en el cuallas salidas dependen exclusivamente de las seales de entrada aplicadas, unavez transcurrido el tiempo necesario para la estabilizacin de las salidas, desdela aplicacin de las seales de entrada.

Multifunciones: Son aquellas funciones que tienen varias salidas, por loque habr una expresin lgica para cada salida.

E0 E1 En S0 S1 Sn

A continuacin, vamos a estudiar algunos circuitos combinacionales querealizan funciones especficas, por dos razones:

1. Circuitos muy complejos pueden descomponerse en circuitos obloques ms elementales, como los que vamos a estudiar, que seinterconectan entre si para formar el circuito ("Divide y vencers" odiseo jerrquico).

2. Estos circuitos se encuentran disponibles comercialmente, integradosen una sola pastilla.

4.1 Circuitos sumadores y restadores

4.1.1 Sumador binario

El sumador binario es el elemento bsico de la unidad aritmtica decualquier ordenador, pues cualquier operacin aritmtica bsica puederealizarse a partir de sumas y restas repetidas.

Para sumar dos nmeros de n bits, hay que sumar dos a dos los bits delmismo peso y el acarreo de la suma de los bits de peso inmediato inferior.

4.1.2 Semisumador (half adder)

Es un circuito combinacional que realiza la suma de dos dgitos binarios,obteniendo su suma y el acarreo para la etapa siguiente. No tiene en cuenta elbit de acarreo de la etapa anterior.

Su tabla de verdad, y smbolo como bloque es:

a b S C

0 0 0 00 1 1 01 0 1 01 1 0 1

a

b

Suma (S)

Acarreo (C)

1/2


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Implementando por "1":

S = a' b + a b' = a b

C = a b

La suma S responde a una funcin OR-exclusiva y el acarreo C a unafuncin AND.

Si no deseamos utilizar la puerta OR-Exclusiva por su coste superior, elsemisumador se puede implementar de la siguiente forma:


S = (a+b) (a'+b') == ((a+b) (a'+b'))' ' = ((a+b)' + (a'+b')')' = ((a+b) + (ab))' == (a+b) (ab)'

C = a b

De esta forma obtenemos un circuito mucho ms simple.


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4.1.3 Etapa de sumador (sumador completo)

Es un circuito combinacional capaz de sumar dos dgitos (cifras)binarios, teniendo en cuenta el acarreo producido en la etapa anterior. Obtienela suma y el acarreo para la etapa siguiente.

Su tabla de verdad y smbolo como bloque es:

a b Cin S Cout

0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 0 a y b = Variables de entrada1 0 1 0 1 Cin = Acarreo entrada (etapa anterior)1 1 0 0 1 S = Suma

1 1 1 1 1 Cout = Acarreo salida (etapa siguiente)

Simplificamos mediante tablas de Karnaugh las funciones de salida S yCout. Para ello, construimos las tablas correspondientes implementando por "1"desde la tabla de verdad.

S CoutCin\ab 00 01 11 10 Cin\ab 00 01 11 10

00 1

13 2

1 00 1 3

12

1

4

1

5 7

1

6

1

4 5

1

7

1

6

1

La funcin S no se puede simplificar, ya que tenemos 4 1's o 4 0'saislados, pero Cout si, obtenindose (implementando por 1):

S = a'b' Cin + a'b Cin' + ab Cin + ab' Cin == (ab+ab)C in + (ab+ab)Cin = (a b)C in + (a b)Cin =

= a b Cin = (a b) Cin

Cout = ab + a C in + b C in = ab + C in(ab' + a'b) = ab + C in(a b)

Hemos manipulado las funciones de salida S y Cout para que incluyan laOR-Exclusiva (recordar la funcin S del semisumador).

Esto significa que para implementar la funcin sumador completo, sepueden utilizar dos puertas OR-Exclusiva.

Por razones econmicas, los fabricantes emplean para la

implementacin circuitos de nivel superior (ms lentos), pero que permiten ungran ahorro en el nmero de puertas empleadas.

a'b'Cin a'bCin' abC in ab'Cin' bCin ab aCin

a

Cin

Suma (S)

Acarreo (Cout)

b


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Una forma simple de implementar la etapa de sumador es a partir de dossemisumadores. Como hay que sumar los dos bits (dgitos) del mismo pesoms el acarreo anterior, se utiliza un semisumador para sumar los dos dgitos yel resultado se suma con el acarreo anterior mediante otro semisumador. Si enalguna de las dos sumas parciales se produce acarreo, habr acarreo en la

etapa de sumador (funcin OR). Esto puede comprobarse en la tabla deverdad. La etapa de sumador puede implementarse con el siguiente circuito.

4.1.4 Sumador binario de n bits

Para sumar nmeros de n bits, se pueden emplear diferentes circuitos,pero todos llevan como unidad bsica la etapa de sumador. La forma mssimple de realizar un sumador de n bits es disponer de n etapas de sumador,conectadas de tal forma que la salida de acarreo de cada etapa excita a laentrada de acarreo de la etapa siguiente. Este circuito se denomina sumadorparalelo con acarreo en serie. Denotamos con subndices cada uno de losbits de los sumandos, indicando con el subndice 1 el bit menos significativo

(LSB).

Su esquema es el siguiente:A = an ... a1 (n bits)B = bn ... b1 (n bits)

1/2

1/2

C1

a1 b1

S1

1C2

a2 b2

S2

2C3

a3 b3

S3

3Cn

an bn

Sn

n0 v.

LSBMSB


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Tngase en cuenta que para la posicin menos significativa se puedeusar un semisumador, o bien, poner a 0 voltios (masa) la entrada de acarreo deun sumador completo, ya que no existe entrada de acarreo en la posicin delbit menos significativo.

Su diagrama funcional o de bloques es:

Retardo de propagacin

Los bits de entrada se aplican simultneamente para producir la suma.Cada sumador completo recibe los bits correspondientes de los dos sumandosai y bi y el acarreo de entrada, y genera el bit de suma Si y el acarreo de salidaCi.

Pero esta suma y este acarreo no se pueden generar hasta que tienelugar el acarreo de entrada, lo que da lugar a un retardo temporal en el procesode la adicin. El retardo de propagacin del acarreo para cada sumador

completo es el tiempo transcurrido desde la aplicacin del acarreo de entradahasta que se produce el acarreo de salida, suponiendo que las entradas yaexistan. Para un sumador de n bits, este retardo es de 2n+2 retardos de puerta,lo cual es bastante significativo.

Un diseo alternativo que permite eliminar este retardo es el sumadorcon acarreo anticipado, a costa de incrementar el nmero de puertas.

Expansin de sumadores

Podemos conectar en cascada varios sumadores de un nmero fijo debits (n) para conseguir otro sumador del ms de bits. A esto se le llamaexpansin de sumadores.

Para conectar dos sumadores de n bits, debemos conectar la entrada deacarreo del sumador de menor orden a masa (0 v.), y la salida de acarreo decada sumador, a la entrada de acarreo del sumador de orden superior. Esteproceso se denomina conexin en cascada.

Por ejemplo, con dos sumadores de 4 bits, conseguiremos otro de 8 bits.Comercialmente existen sumadores de 4 bits como componentes digitales que

podemos utilizar como bloque de construccin de un sistema digital y, portanto, se define como bloque funcional.

A = an ... a1 (n bits)B = bn ... b1 (n bits)S = Sn ... S1 (n bits)

n bits0 v.Cn

A

n

B

n

S

n


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Como ejemplo de sumadores de 4 bits, tenemos dos modelos de IC demedia escala (MSI): 74LS83A y 74LS283.

4.1.5 Substractor binario

Para restar dos nmeros binarios, pueden restarse directamentemediante un circuito especfico, o bien, sumar al minuendo el complemento a 2del sustraendo. Este segundo mtodo es ms barato, pero algo ms lento. Portanto, dependiendo del precio y calidad del ordenador, se emplear un mtodou otro.

4.1.6 Semisubstractor (half substractor)

Es un circuito combinacional capaz de restar dos bits a y b, obteniendosu diferencia D y el acarreo para la etapa siguiente C.


a b D C

0 0 0 00 1 1 11 0 1 01 1 0 0


D = a' b + a b' = a b

C = a' b

El circuito puede implementarse de alguna de las siguientes formas:

a

b

Diferencia (D)

Acarreo (C)

1/2

D

4 bits

0 v.Cout

S4..1

4

4 bits

A4..1

4

Cout

S8..5

4

B4..1

4

A8..5

4

B8..5

4


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4.1.7 Etapas de substractor (substractor completo)

Es anlogo de la etapa de sumador. Resta dos dgitos, teniendo encuenta el acarreo de la etapa anterior, y obtiene la diferencia y el acarreo parala etapa siguiente.


a b Cin D Cout

0 0 0 0 00 0 1 1 10 1 0 1 10 1 1 0 11 0 0 1 0 a y b = Variables de entrada1 0 1 0 0 Cin = Acarreo entrada (etapa anterior)

1 1 0 0 0 D = Diferencia1 1 1 1 1 Cout = Acarreo salida (etapa siguiente)

Simplificamos mediante tablas de Karnaugh las funciones de salida D yCout. Para ello, construimos las tablas correspondientes implementado por "1"desde la tabla de verdad.

D CoutCin\ab 00 01 11 10 Cin\ab 00 01 11 10

0

0 1

1

3 2

1 0

0 1

1

3 2

14

15 7

16

14

15

17

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Las funciones lgicas de D y Cout son:

D = a b Cin = (a b) Cin (Igual que el sumador)

Cout = a'b + a'C in + bC in = (a'b+a'C in+bCin)'' = ((a'b)'(a'C in)'(b C in)')'

El circuito restador ser:

a

Cin

Diferencia (D)

Acarreo (Cout)

Db

a'b'Cin a'bCin' abCin ab'Cin' a'Cin a'b bCin

d

Cout


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La etapa de substractor puede obtenerse fcilmente de dos modosdiferentes:

1. Se restan sucesivamente b de a, y al resultado se le resta Cin(acarreo de la etapa anterior): a b C in

2. Se suman b y C in y el resultado se resta de a: a (b+C in)

Los circuitos que implementan la etapa de substractor segn estos dosmodos de operacin son:

Modo 1: substractor formado por dos semisubstractores.

Modo 2: substractor formado por un semisumador y un semisubstractor.

4.1.8 Substractor binario de n bits

Podemos utiizar estas etapas de substractor para construirlo, del mismomodo que para el sumador binario de n bits.

Otra forma es utilizar la representacin en complemento a 1 o 2 pararealizar la resta de dos nmeros binarios mediante un sumador. Para obtener elcomplemento a 2 se toma el complemento a 1 y se suma 1 al bit menos

significativo. El complemento a 1 se implementa fcilmente con circuitos

C1

a1 b1

D1

D1C2

a2 b2

D2

D2C3

a3 b3

D3

D3Cn

an bn

Dn

Dn0 v.

LSBMSB

b

a1/2D

1/2Cin

D

Cout

b

a 1/2D

1/2D

Cin

D

Cout


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inversores en paralelo. Utilizando el complemento a 1 y una entrada desumador sin utilizar para sumar 1 se consigue el complemento a 2 a bajo costo.

En la resta de complemento a 2, si hay acarreo se desprecia, y si nohay, debemos corregir el resultado complementando a 2 el resultado.

Las operaciones suma y resta pueden combinarse en un solo circuitocon un sumador binario comn. Esto se logra incluyendo una puerta XOR concada sumador completo. Debemos de poner una entrada que nos indique laoperacin que vamos a realizar: suma o resta (S/R). Cuando S/R=0, el circuitoes sumador; cuando S/R=1, se comporta como restador.

El funcionamiento de este circuito se puede ver fcilmente con lasiguiente tabla de verdad:

S/R bi XOR Descripcin

0 0 00 1 1

Suma: no cambia b i

1 0 11 1 0

Resta: complementa b iAdems, suma "1" para obtener el C2

a1

C1

b1

S1

1

a2

C2

b2

S2

2

a3

C3

b3

S3

3Cn

an

bn

Sn

n 1

C2 = C1 + 1

C1

a1

b1

S1

1C2

a2

b2

S2

2C3

a3

b3

S3

3Cn

an

bn

Sn

n

S/R

S/R = 0 SumarS/R = 1 Restar

Suma: 0Resta: 1(C2 = C1 + 1)


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4.2 Codificadores y decodificadores

4.2.1 Codificadores

Son circuitos combinacionales que permiten pasar una informacin enforma decodificada (dgito decimal u octal) a una forma codificada (BCD obinario). Si nos limitamos a sistemas binarios, el codificador deber tener nsalidas si queremos codificar m entradas, siendo m 2n.

De esta forma, m informaciones diferentes quedan representadasmediante grupos de n bits, es decir, las lneas de salida generan el cdigobinario correspondiente al valor de entrada.

4.2.1.1 Ejemplo: Codificador octal a binario

Tenemos 8 entradas, una para cada dgito octal, y tres salidas que

generan el nmero binario correspondiente. Se supone que slo una entradatiene un valor de 1 en cualquier momento.

Entradas SalidasE7 E6 E5 E4 E3 E2 E1 E0 S2 S1 S00 0 0 0 0 0 0 1 0 0 00 0 0 0 0 0 1 0 0 0 10 0 0 0 0 1 0 0 0 1 00 0 0 0 1 0 0 0 0 1 10 0 0 1 0 0 0 0 1 0 00 0 1 0 0 0 0 0 1 0 10 1 0 0 0 0 0 0 1 1 01 0 0 0 0 0 0 0 1 1 1

Si implementamos por 1, obtenemos las funciones lgicas de las 3salidas:

S0 = E1 + E3 + E5 + E7 S1 = E2 + E3 + E6 + E7 S2 = E4 + E5 + E6 + E7

Vemos que el decodificador puede implementarse con 3 puertas OR de

4 entradas.

Codificador

E0 E1 E2 E3

S0 S1

m entradasm 2n

n salidas


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Este decodificador tiene la limitacin de que slo puede estar activa unaentrada en un momento dado: si se activan simultneamente dos entradas, lasalida produce una combinacin incorrecta. Para resolver esta ambigedad,algunos circuitos codificadores deben establecer una prioridad de entradapara asegurar que slo se codifique una entrada. Por ejemplo, en este caso

podramos haber establecido una prioridad ms alta para las entradas consubndices mayores.

Otra ambigedad de este codificador es que se genera una salida de 0scuando todas las entradas son 0, pero esta salida es igual que cuando D0=1.Esta discrepancia puede resolverse dando una salida ms para indicar que almenos una de las entradas es igual a 1.

4.2.1.2 Ejemplo: Teclados

Ejemplos tpicos de codificacin son los utilizados en los teclados de loscomputadores y mquinas de calcular. En un teclado alfanumrico, porejemplo, tenemos 27 teclas para letras y 10 para cifras. Cada tecla vaconectada a una lnea elctrica, que estar a nivel lgico 1 0, segn latecla correspondiente est pulsada o no.

Para que la informacin enviada por el teclado al computador setransmita, es inviable disponer de tantas lneas como teclas. Por ello se empleaun codificador que permite pasar del nmero de lneas igual al de teclas, a slo7 lneas, si se emplea, por ejemplo, cdigo ASCII.

Otro caso tpico es el del teclado numrico, en el cual, mediante un

codificador, se pasa de 10 lneas a 4 lneas. Vamos a ver como ejemplo estecaso, suponiendo que el cdigo de salida es BCD (Decimal Codificado enBinario).

Como hay 10 smbolos diferentes sern necesarias 10 entradas y 4salidas. La correspondencia entre entradas y salidas se representa en la tablasiguiente:

Entradas SalidasE9 E8 E7 E6 E5 E4 E3 E2 E1 E0 S3 S2 S1 S0

0 0 0 0 0 0 0 0 0 1 0 0 0 00 0 0 0 0 0 0 0 1 0 0 0 0 10 0 0 0 0 0 0 1 0 0 0 0 1 00 0 0 0 0 0 1 0 0 0 0 0 1 10 0 0 0 0 1 0 0 0 0 0 1 0 0

0 0 0 0 1 0 0 0 0 0 0 1 0 10 0 0 1 0 0 0 0 0 0 0 1 1 00 0 1 0 0 0 0 0 0 0 0 1 1 10 1 0 0 0 0 0 0 0 0 1 0 0 01 0 0 0 0 0 0 0 0 0 1 0 0 1


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Implementando por 1, las 4 funciones de las salida son:

S3 = E8 + E9S2 = E4 + E5 + E6 + E7S1 = E2 + E3 + E6 + E7

S0 = E1 + E3 + E5 + E7 + E9

que pueden realizarse mediante puertas OR:

Notemos que E0 no participa en la elaboracin del cdigo de salida. Enel caso del teclado sera equivalente pulsar "0" que no pulsar nada. En estoscasos se aade una salida adicional que indica cuando se ha pulsado algunatecla.

4.2.1.3 Tipos de codificadores:

Existen dos tipos de codificadores: Codificadores sin prioridad

Codificadores con prioridad

Cualquier codificador que funcione como el descrito anteriormente recibeel nombre de codificador sin prioridad, y se caracteriza porque, en caso de

presentarse dos entradas simultneas o ms, las salidas obtenidas sern todasaquellas que correspondan a cada entrada por separado. Por tanto, en estoscodificadores slo se puede poner a 1 una sola entrada, pues de otro modo,

la salida es incorrecta.

Existe otro tipo de codificadores, llamados codificadores con prioridad,que en el caso de activarse ms de una entrada, la combinacin de salidasobtenida corresponde a la entrada de mayor valor decimal de entre lasactivadas. Por ejemplo, si pulsamos las teclas 1 y 3 simultneamente, se quedacon el 3.


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4.2.2 Decodificadores

Realizan la funcin inversa de los codificadores. Partiendo de unainformacin codificada de n bits, obtiene la informacin de que se trata. Elnmero m de informaciones que se pueden obtener (salidas) debe ser tal que

m 2n. Si la informacin codificada de n bits tiene combinaciones no usadas(indiferencias), el decodificador podra tener menos de 2n salidas.

Ejemplo 1: Decodificador de BCD a decimal

Su tabla de verdad es:

Entradas SalidasE3 E2 E1 E0 S9 S8 S7 S6 S5 S4 S3 S2 S1 S00 0 0 0 0 0 0 0 0 0 0 0 0 1

0 0 0 1 0 0 0 0 0 0 0 0 1 00 0 1 0 0 0 0 0 0 0 0 1 0 00 0 1 1 0 0 0 0 0 0 1 0 0 0

0 1 0 0 0 0 0 0 0 1 0 0 0 00 1 0 1 0 0 0 0 1 0 0 0 0 00 1 1 0 0 0 0 1 0 0 0 0 0 00 1 1 1 0 0 1 0 0 0 0 0 0 01 0 0 0 0 1 0 0 0 0 0 0 0 01 0 0 1 1 0 0 0 0 0 0 0 0 01 0 1 0 x x x x x x x x x x1 0 1 1 x x x x x x x x x x

1 1 0 0 x x x x x x x x x x1 1 0 1 x x x x x x x x x x1 1 1 0 x x x x x x x x x x1 1 1 1 x x x x x x x x x x


S0 = E3' E2' E1' E0'S1 = E3' E2' E1' E0S2 = E3' E2' E1 E0'S3 = E3' E2' E1 E0S4 = E3' E2 E1' E0'

S5 = E3' E2 E1 E0S6 = E3' E2 E1 E0'S7 = E3' E2 E1 E0S8 = E3 E2' E1' E0'

S9 = E3 E2' E1' E0

n entradasm 2n

m salidasDecodificador

E0 E1

S1 S2S0 S3


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Estructura de computadores Tema 4

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Si no simplificamos las funciones, utilizando inversores y puertas ANDde 4 entradas podemos implementar el circuito del siguiente modo

Este decodificador activa (pone a 1) una de sus salidas, cuando sepresenta una combinacin vlida en la entrada. En cambio, si el cdigo no esvlido (por ejemplo, 1 1 1 1), no se activa ninguna salida. Por tanto, con estediseo se eliminan las combinaciones de entrada no vlidas. Es posible disearun decodificador que no elimine las combinaciones no vlidas, con la ventajade que resulta un circuito ms simple y econmico.

Si intentamos simplificar estas funciones de salida S0..S9 veremos que

no todas se pueden simplificar.

Por ejemplo, vamos a simplificar S9, mediante tablas de Karnaugh eimplementando por 1:

E3E2 \ E1E0 00 01 11 1000

0 0 0 0

010 0 0 0

11x x x x

100 1 x x

NOTA. Existen decodificadores con salida activa por nivel bajo (0),

como por ejemplo el 74154, que es un decodificador de 4 a 16.

S9 = E3 E2' E1' E0 = E3 E0

E0 E1 E2 E3

S0

S9


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Ejemplo 2: Decodificador de BCD a segmentacin en siete

Los dispositivos de visualizacin de las calculadoras electrnicas yrelojes digitales utilizan diodos emisores de luz (LEDs). Cada dgito deldispositivo se forma con siete segmentos, cada uno consistente en un LED que

se ilumina mediante seales digitales.El decodificador que vamos a ver es un circuito combinacional que

acepta un dgito decimal en BCD y genera las salidas adecuadas para laseleccin de los segmentos que representan el dgito decimal.

Disposicin de los segmentos en un display de 7 segmentos:

Segmentos activos para todos los dgitos decimales:

Como vemos, cada segmento se utiliza para varios dgitos decimales,pero ninguno de ellos se emplea para representar todos los dgitos decimales.

Por tanto, debemos determinar los segmentos que hay que activar para cadauno de los dgitos decimales.

Dgito decimal Segmentos activados

0 a,b,c,d,e,f1 b,c2 a,b,d,e,g3 a,b,c,d,g4 b,c,f,g5 a,c,d,f,g

6 a,c,d,e,f,g7 a,b,c8 a,b,c,d,e,f,g9 a,b,c,d,f,g

La lgica de decodificacin de segmentos requiere cuatro entradas encdigo decimal binario (BCD) y siete salidas, una para cada segmento deldisplay. La tabla de verdad ser de salida mltiple, equivalente a 7 tablas de

verdad, una por segmento. Vamos a considerar que al tener "1" en las salidas,el segmento correspondiente est encendido.

a..g

B

C

D

A Circuitocombinacional:

decodificador BCD

a 7 segmentos

g

a

d

b

c

f

e


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Entradas SalidasDg.dec. D C B A a b c d e f g

0 0 0 0 0 1 1 1 1 1 1 01 0 0 0 1 0 1 1 0 0 0 0

2 0 0 1 0 1 1 0 1 1 0 13 0 0 1 1 1 1 1 1 0 0 1

4 0 1 0 0 0 1 1 0 0 1 15 0 1 0 1 1 0 1 1 0 1 16 0 1 1 0 1 0 1 1 1 1 17 0 1 1 1 1 1 1 0 0 0 08 1 0 0 0 1 1 1 1 1 1 19 1 0 0 1 1 1 1 1 0 1 1

10 1 0 1 0 x x x x x x x11 1 0 1 1 x x x x x x x12 1 1 0 0 x x x x x x x13 1 1 0 1 x x x x x x x14 1 1 1 0 x x x x x x x15 1 1 1 1 x x x x x x x

Hemos considerado la entrada A como el bit menos significativo (LSB) yla entrada D como el bit ms significativo (MSB) porque as lo hacen la mayorade fabricantes de IC.

Como el cdigo BCD tan slo tiene los valores 0..9, las ltimas 6combinaciones (10-15) nunca aparecern en las entradas, por lo que tenemos

la opcin de tratarlas como condiciones indiferentes en las salidas ("x").

Una vez que ya hemos construido la tabla de verdad, a partir de ellapodemos obtener las expresiones suma de productos o producto de sumas decada una de las 7 salidas, es decir, para cada uno de los segmentos.

Sumas de productos (implementando por "1")

Segmento Expresin lgica

a a = D'C'B'A' + D'C'BA' + D'C'BA + D'CB'A + D'CBA' +D'CBA + DC'B'A' + DC'B'A

b b = D'C'B'A' + D'C'B'A + D'C'BA' + D'C'BA + DC'BA +D'CBA + DC'B'A' + DC'B'A

c c = D'C'B'A' + D'C'B'A + D'C'BA + DC'BA + D'CB'A +D'CBA' + D'CBA + DC'B'A' + DC'B'A

d d = D'C'B'A' + D'C'BA' + D'C'BA + D'CB'A + D'CBA' +DC'B'A' + DC'B'A

e e = D'C'B'A'+ D'C'BA' + D'CBA' + DC'B'A'f f = D'C'B'A'+ DC'BA + D'CB'A + D'CBA' + DC'B'A' +

DC'B'A

g g = D'C'BA' + D'C'BA + DC'BA + D'CB'A + D'CBA' +DC'B'A' + DC'B'A


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18

C'A'

B

D CA

Producto de sumas (implementando por "0")


a a = (D+C+B+A') (D+C'+B+A)b b = (D+C'+B+A') (D+C'+B'+A)

c c = (D+C+B'+A)d d = (D+C+B+A') (D+C'+B+A) (D+C'+B'+A')e e = (D+C+B+A') (D+C+B'+A') (D+C'+B+A) (D+C'+B+A')

(D+C'+B'+A') (D'+C+B+A')f f = (D+C+B+A') (D+C+B'+A) (D+C+B'+A') (D+C'+B'+A')

g g = (D+C+B+A) (D+C+B+A') (D+C'+B'+A')

Debemos tener en cuenta que al ser "multifunciones" tendremos algunostrminos comunes cuyas puertas podrn ser compartidas.

Vamos a simplificar estas expresiones mediante tablas o mapas deKarnaugh, utilizando condiciones indiferentes e implementando por "1", tantopara la construccin de la tabla de Karnaugh como para su simplificacin.

Segmento "a":

DC \ BA 00 01 11 10

001 1 1

011 1 1

11 x x x x

101 1 x x

a = D + B + CA + C'A'

Simplificando del mismo modo el resto de segmentos obtendremos:


a a = D + B + CA + C'A'b b =c c =d d =e e =

f f =

g g =


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Podemos comprobar que las expresiones se han simplificado bastante,con lo que podemos implementarlas con muchas menos puertas que antes.

El problema que tiene el uso de indiferencias "x" es que el diseo final

producir algunas presentaciones arbitrarias sin sentido en el display con estascombinaciones. Otra opcin mejor sera apagar todos los segmentos cuando seproduzca cualquiera de las combinaciones de entrada no permitidas. Esto seconsigue asignando 0 a las salidas de la tabla de verdad para esas 6combinaciones.

La nueva tabla de verdad sera:

Entradas SalidasDg.dec. D C B A a b c d e f g

0 0 0 0 0 1 1 1 1 1 1 0

1 0 0 0 1 0 1 1 0 0 0 02 0 0 1 0 1 1 0 1 1 0 13 0 0 1 1 1 1 1 1 0 0 14 0 1 0 0 0 1 1 0 0 1 15 0 1 0 1 1 0 1 1 0 1 16 0 1 1 0 1 0 1 1 1 1 17 0 1 1 1 1 1 1 0 0 0 0

8 1 0 0 0 1 1 1 1 1 1 19 1 0 0 1 1 1 1 1 0 1 1

10 1 0 1 0 0 0 0 0 0 0 011 1 0 1 1 0 0 0 0 0 0 012 1 1 0 0 0 0 0 0 0 0 013 1 1 0 1 0 0 0 0 0 0 014 1 1 1 0 0 0 0 0 0 0 015 1 1 1 1 0 0 0 0 0 0 0

Segmento "a":

DC \ BA 00 01 11 1000

1 1 1

01 1 1 1

110 0 0 0

101 1 0 0

a = D'B + D'CA + C'B'A' + DC'B'

C'B'A'

D'B

DC'B' D'CA


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Simplificando por Karnaugh todos los segmentos obtendremos:


a a = D'B + D'CA + C'B'A' + DC'B'b b = D'C' + D'B'A' + D'BA + DC'B'

c c = D'C + D'A + C'B'A' + DC'B'd d = D'BA' + D'C'B + C'B'A' + DC'B' + D'CB'Ae e = D'BA + C'B'A'f f = D'CB' + D'B'A' + D'CA' + DC'B'g g = D'BA' + D'C'B + D'CB' + DC'B'

El decodificador BCD a 7 segmentos se conoce como decodificador por lamayora de fabricantes de IC, porque decodifica el cdigo binario para unadgito decimal; sin embargo, en realidad es un convertidor que traduce uncdigo decimal de 4 bits a cdigo de 7 bits. La palabra "decodificador" hacereferencia a otro tipo de circuito.

Ejemplo: el decodificador 7447 es un decodificador de este tipo.


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4.3 Multiplexores y demultiplexores

4.3.1 Multiplexores

Son circuitos combinacionales con una estructura de varias entradas yuna nica salida de datos. Permiten seleccionar una de las entradas pararealizar la transmisin de datos desde dicha entrada a la salida, que es nica.Los demultiplexores realizan la funcin inversa.

Esquemticamente:

Un multiplexor es un selector de datos equivalente a un conmutador de"m" entradas y una salida, por lo que tambin recibe el nombre de selector dedatos o conmutador electrnico.

La seleccin de la entrada se controla mediante unas entradas de

seleccin o control. Cuando slo tenemos una entrada de control (2 entradas),tambin se le llama entrada de habilitacin (enable).

La entrada seleccionada viene biunvocamente determinada por lacombinacin de "0" y "1" en las entradas de control. Por tanto, si tenemos "m"entradas de datos, harn falta "n" entradas de control, siendo m 2n.

El diagrama de bloques es:

Como la salida de datos ser igual a la entrada de datos seleccionada,

podemos obtener una expresin lgica para la salida en funcin de lasentradas de datos y las entradas de seleccin.

MUX4

entradas

E0

E1

E2

E3

S

C0 C1

"m" entradas de informacin"n" entradas de control (m=2n)1 nica salida (S)

Entradas

Multiplexor

Salida Salidas

Demultiplexor

Entrada


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Ejemplo: un multiplexor de 4 entradas de datos (4 a 1)

Su tabla de verdad es:

Entradas de control Entradas de datos Salida

C1 C0 E3 E2 E1 E0 S0 0 x x x 0 00 0 x x x 1 10 1 x x 0 x 00 1 x x 1 x 11 0 x 0 x x 01 0 x 1 x x 11 1 0 x x x 01 1 1 x x x 1

en donde la x significa que el valor de dicha entrada no influye en lasalida. Implementando por "1" tenemos:

S = C1' C0' E0 + C1' C0 E1 + C1 C0 E2 + C1 C0 E3

Esta funcin se puede simplificar ms. La implementacin con puertaslgicas es la siguiente:

Para diferente nmero de entradas el circuito tiene la misma estructura.

Ejemplos de multiplexor:

el 74157 es un circuito 4 entradas de datos y 2 entradas de control (4MUX).

el 74151A tiene 8 entradas de datos y 3 de seleccin (8 MUX). el 74159 tiene 16 entradas de datos y 4 de seleccin (16 MUX).

C0 C1

S

E0

E1

E2

E3

No nos importan


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NOTA: Podemos agrupar varios multiplexores para formar otros de

mayor nmero de entradas. Por ejemplo, con 5 multiplexores de 4 entradaspodemos formar 1 multiplexor de 16 entradas. Adems ser necesario algunalgica en las lneas de control o seleccin, para habilitar slo los multiplexores

que nos interesen.

Las aplicaciones de los multiplexores son muy numerosas:

Conversor paralelo-serie: permiten seleccionar una de entre variaslneas de datos o enviar las informaciones de varias lneas por una sola,dedicando un pequeo intervalo de tiempo a cada una de ellas.

Generador de funciones lgicas: es la posibilidad de implementar

funciones lgicas con solamente un multiplexor, directamente desde latabla de verdad, en forma de suma de productos (implementando por"1"). En general, cualquier funcin de "n" variables puede implementarsemediante un multiplexor de 2n entradas. Con esto conseguimos sustituirpuertas lgicas por multiplexores, para reducir significativamente elnmero de circuitos integrados y permite que los cambios en el diseosean mucho ms sencillos.

MUX

1

MUX

2

MUX

3

MUX

4

MUX

5

S

E15

E0

C0 C1 C2 C3


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Ejemplo

Vamos a implementar una funcin lgica a partir de un multiplexor dado,y sus conexiones.

La funcin lgica F implementada por un multiplexor se obtiene del

siguiente modo:

Para las distintas combinaciones de las entradas de control, vemos lasentradas de datos que se activan. Con esto formaremos los distintostrminos de la funcin (productos).

La funcin lgica final ser una suma de productos de los trminosproducto obtenidos para cada combinacin de las entradas de control.

La tabla de verdad sera:

Seales de control Entradas de datosa b Entrada Valor

Trmino asociado

0 0 E0 c abc

0 1 E1 c ab c1 0 E2 0 a b01 1 E3 1 a b 1

Por tanto, la funcin lgica ser la suma de dichos trminos producto:

F = (abc) + (ab c) + (a b0) + (a b 1)

Simplificando nos queda:

F = (abc) + (ab c) + (ab) = a (bc + bc) + (ab) =

= a (b c) + (ab)

MUX 4

E0 (00)

E1 (01)

E2 (10)

E3 (11)

C1 C0

F

C

C

0

1

MSB a b LSB


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EjemploA partir de la funcin lgica, vamos a disear el circuito utilizando un

multiplexor y la lgica necesaria. Primero utilizaremos un multiplexor de 8entradas de datos y luego uno de 4 entradas.

El circuito lgico de una funcin lgica utilizando un multiplexor se

obtiene de la siguiente forma:

Debemos expresar la funcin en forma de trminos cannicos (suma deproductos).

Expresamos cada uno de los trminos cannicos como su valor binario.

Dependiendo del nmero de entradas de datos del multiplexor, lo quehacemos es asignar las variables a cada una de las entradas de control,(las que queramos, aunque conviene comenzar por las de mayor peso).

Para el resto de variables (si quedan), debemos averiguar la lgicaadicional que hay que poner en cada una de las entradas de datos(constantes "0" o "1", entradas de datos sin asignar, suscomplementos).

Si no quedan variables por asignar en las entradas de control, slotendremos 0s o 1s en las entradas de datos. Los trminos cannicos(productos) que formen parte de nuestra funcin lgica, pondremos un1 en la entrada correspondiente a su cdigo binario. Para el restopondremos 0.

Sea la funcin lgica: F(a,b,c) = ab + abc + abc + abc

1. La expresamos en trminos cannicos:F(a,b,c) = ab(c+c) + abc + abc + abc == abc + abc + abc + abc + abc

2. Obtenemos el valor binario de todos los trminos:F(a,b,c) = 1 1 1 + 1 1 0 + 0 1 1 + 1 0 0 + 0 0 0

Multiplexor de 8 entradas

MUX 8

E0 (000)

E1 (001)

E2 (010)

E3 (011)

E4 (100)

E5 (101)

E6 (110)

E7 (111)

C2 C1 C0

F

10

01

10

11

MSB a c LSBb


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Multiplexor de 4 entradas

Partimos de la misma funcin lgica, ya expresada en trminos

cannicos:F(a,b,c) = abc + abc + abc + abc + abc

Seales de control Entradas de datosa b Entrada Valor

Trminos asociados

0 0 E0 c ab abc

0 1 E1 c ab abc

1 0 E2 c a b abc

1 1 E3 1 a b abc + abc == ab(c+c) = ab1

NOTA: Desde la tabla de verdad tambin se puede obtener la lgica adicional.

Para cada posible combinacin de las entradas de control, se nos activauna sla entrada, que ser la salida de la funcin. Pues debemosaveriguar el valor o valores que toma la funcin de salida para cada unade esas combinaciones mirando en la tabla de verdad. Este valor puedeser:

q Siempre "0" (constante), independientemente de la variable deentrada sin asignar.

q Siempre "1" (constante), independientemente de la variable deentrada sin asignar.

q Que coincida exactamente con dicha variable.q

Que coincida exactamente con el complementario de dicha variable.

MUX 4

E0

E1

E2

E3

C1 C0

F

c

c

MSB a b LSB


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4.3.2 Demultiplexores

Un demultiplexor es un circuito combinacional que realiza la funcininversa de un multiplexor, es decir, expande un circuito de una sola seal deentrada a varias seales de salida: 2n. La informacin se redirige a una sola

salida. La seleccin de la salida especfica es controlada por la combinacin debits de n lneas de seleccin o control.

El diagrama de bloque es:

El circuito es:

Si examinamos el circuitoveremos que el circuito demultiplexores idntico a un decodificador de 2 a4 lneas con entrada de habilitacin:

Para el decodificador: lasentradas de datos son C0 y C1, y lahabilitacin es la entrada E.

Para el demultiplexor: la entradaE provee los datos, mientras que lasentradas C0 y C1 son las entradas decontrol o seleccin.

Aunque ambos circuitos tienen aplicaciones diferentes, sus diagramaslgicos son idnticos. Por esto, a los decodificadores con entrada dehabilitacin se les llama decodificador/demultiplexor.

Las aplicaciones de los demultiplexores son:

Conversor serie-paralelo

Ejemplo de demultiplexor: el 74154, de 16 salidas.

DEMUX4

salidas

S0

S1

S2

S3

E

C0 C1

1 entrada nica (E)"n"entradas de control (m=2n)"m" salidas

S0

S1

S2

S3

E

C0 C1


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4.4 Circuitos comparadores

La funcin bsica de un comparador consiste en comparar lasmagnitudes de dos cantidades binarias (n bits) para determinar su relacin:

igualdad y desigualdad (menor, mayor):

AB

El smbolo como bloque es:

Slo una de las tres salidas se pondr a "1", indicando la magnitud de Arespecto de B.

Comparador de nmeros binarios de 1 bit

Vamos a disear un comparador de 2 nmeros A y B de 1 bit cada uno(a y b). El comparador tendr dos entradas (a y b) y 3 salidas (S1, S2, S3):

La tabla de verdad:

Entradas Salidasa b S1 (ab)

0 0 0 1 00 1 1 0 01 0 0 0 11 1 0 1 0

Implementando por "1" las tres funciones de salida:

S1 = a'b S2 = a'b' + ab = (a b)' = ( a'b + ab' )'

S3 = ab'

El circuito bsico ser:

A = an ... a1 (n bits)B = bn ... b1 (n bits)

COMPS1 (AB)B

An

n

a

b S3 (a>b)

S2 (a=b)

S1 (a


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Comparador de nmeros binarios de "n" bits

Para comparar dos nmeros binarios A y B de "n" bits necesitamos "n"circuitos comparadores de 1 bit como el anterior.

Detector de igualdad (A=B)

En el caso de la igualdad, para detectar que dos nmeros binarios de "n"bits son iguales, todos los bits deben ser iguales, es decir, las salidas S2 (a=b)correspondientes a cada uno de los circuitos comparadores de 1 bit deben sertodos 1. Por tanto, tendremos que unirlas todas en una puerta AND.

Por ejemplo, para n=4:

a1

b1 S3 (a>b)

S2 (a=b)

S1 (ab)

S2 (a=b)

S1 (ab)

S2 (a=b)

S1 (ab)

S2 (a=b)

S1 (a


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Para realizar la comparacin de igualdad podemos utilizar la puertaXOR (OR exclusiva), ya que su salida es 1 cuando los dos bits de entrada sondiferentes y 0 cuando son iguales.

Por tanto, el circuito comparador bsico (nmeros binarios de 1 bit) se

puede implementar del siguiente modo:

Para n=4 (comparador de 4 bits) hacemos lo mismo de antes:

Detector de desigualdad (AB)

Para determinar una desigualdad entre dos nmeros binarios A y B de "n"bits, el procedimiento general consiste en:

1. En primer lugar se examina el bit de mayor orden (MSB), y vamosdesplazndonos hacia el bit menos significativo (LSB).

2. Si encontramos una igualdad (los bits comparados son iguales),

debemos continuar con el proceso, examinando los siguientes bits deorden inmediatamente inferior.

3. En el momento en que encontremos una desigualdad, la relacin entreambos queda ya establecida, y finalizamos el proceso; cualquier otradesigualdad entre bits de posiciones de orden menor debe ignorarse.Es decir, la relacin de ms alto orden es la que tiene prioridad.

Ejemplos de comparadores de magnitud seran: 74HC85 (4 bits MSI)

a=bba

a1=b1b1

a1

a2=b2b2

a2

a3=b3b3

a3

a4=b4b4

a4

A=B


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31

Igual que en el caso de los circuitos sumadores, podemos concatenarvarios circuitos comparadores para comparar nmeros binarios de ms bits.

En el siguiente esquema vemos un comparador de 8 bits formado pordos comparadores de 4 bits.

Para el caso del comparador 74HC85, "1" = +5v. y "0" = 0v.

COMP

A>B A>B

A=B A=B

AB

A=B A=B

A


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4.5 Generadores/comprobadores de paridad

Durante la transmisin de informacin binaria se pueden producir errores.Para detectar estos errores se utiliza el mtodo de paridad, el cual utiliza un bit

de paridad.

La idea del mtodo de paridad es la siguiente. Cualquier grupo de bits

contiene un nmero par o impar de 1's. Lo que hacemos es aadir un bit deparidad. Un bit de paridad es un bit adicional incluido en el mensaje binario

para hacer que la cantidad de unos sea par o impar. El mensaje se transmite(incluyendo el bit de paridad), y luego se comprueba en el extremo receptor. Sila cantidad de bits 1's del mensaje no corresponden al bit de paridadtransmitido quiere decir que uno de los bits ha cambiado de valor, y por tanto,se detecta un error.

El circuito que genera el bit de paridad del transmisor se llama generadorde paridad. No importa si se aade al principio o al final del mensaje a

transmitir.El circuito que comprueba el bit de paridad en el receptor se llama

comprobador de paridad.

Obviamente, un determinado sistema puede funcionar con paridad par oimpar, pero no con ambas:

Paridad par:

- el generador de paridad se encarga de aadir un bit de paridad talque tengamos un nmero par de 1's.- el comprobador de paridad se encarga de comprobar que el

nmero de 1's recibidos es par.

Paridad impar:

- el generador de paridad se encarga de aadir un bit de paridad talque tengamos un nmero impar de 1's.

- el comprobador de paridad se encarga de comprobar que elnmero de 1's recibidos es impar.

Ejemplo de circuito integrado de paridad de 9 bits (8 de informacin + 1de paridad) es el circuito 74180.


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xy

zP

C

Ejemplo:

Vamos a transmitir un mensaje de 3 bits, con un bit de paridad. Podemosutilizar paridad par o paridad impar. En este ejemplo utilizamos paridad par, esdecir, debemos generar el bit de paridad de tal forma que la cantidad total de

unos (incluyendo el bit de paridad) sea par.

Generador de paridad (par)

Tabla de verdad:

Mensaje de 3bits

Bit deparidad

x y z P

0 0 0 00 0 1 1

0 1 0 10 1 1 01 0 0 11 0 1 01 1 0 01 1 1 1

Comprobador de paridad (par)

NOTA: Es obvio que los circuitos de generacin y comprobacin deparidad siempre tienen una funcin de salida cuyos trminos son mitad "1" ymitad "0", por lo que pueden implementarse con puertas XOR.

Funcin lgica:

P = x y z

Funcin lgica:

C = x y z P

Circuito:

xy

zP

Circuito:

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Circuitos Combimacional y or