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Electrónica 32006/2007
FEUP/DEEC – 4º/MIEECVítor Grade TavaresJosé Machado da Silva
Vítor Grade Tavares e José Machado da Silva
Electrónica 3FEUP / MIEEC
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Aula 2: Projecto de Circuitos Integrados� Sumário:
� Dispositivos electrónicos numa perspectiva histórica.� Lei de Moore e estado actual da tecnologia CMOS.� Fluxo de projecto de um circuito integrado.� Representação e simulação de circuitos.� Inversor lógico.
� Característica.� Margens de ruído.� Tempos de propagação.
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Dispositivos na história da electrónica
� Na origem do primeiro dispositivo electrónico de relevo.
Thomas Edison
Primeira lâmpada incandescente – Primeiro passo
para a construção do díodo.
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Dispositivos na história da electrónica
� Válvula díodo
Sir John AmbroseFleming
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Dispositivos na história da electrónica
� Válvula amplificadora - “Audion” (tríodo).
Lee De Forest
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Dispositivos na história da electrónica
John Bardeen, William Shockleye Walter Brattain
Primeiro transístor em ponto-contacto de germânio
� Transístor de ponto-contacto
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Dispositivos na história da electrónica
� Transístor de junção
Gordan Teal& Morgan Sparks(puseram em prática
a ideia de Shockley para um transístor de junção)
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Dispositivos na história da electrónica
� Primeiro circuito integrado
Jack St. Clair Kilby
oscilador simples com 5 componentes integrados em germânio.
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Dispositivos na história da electrónica
� 1º Circuito integrado planar
Primeiro circuito IC planar (Silício - Fairchild-1961)
Flip-flop
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Dispositivos na história da electrónica
Primeiro µP da Intel – 4004.2k3 transístores, 108kHz, 13,5mm2
µP da Intel – Pentium IV.55M transístores, 1,8GHz, 131mm2
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Evolução tecnológica e Lei de Moore
� Lei de Moore: Gordon Moore – co-fundador da INTEL - vaticinou o início da produção em massa de CIs. Em 1965 e de novo em 1975, previu que a complexidade (número de transístores) dos CIsduplicaria a cada 18 a 24 meses.
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Lei de Moore: Verificação
� Na realidade esta lei tem sido, em certa medida, ve rificada. O desempenho e complexidade tem aumentado sem que no entanto se observem aumentos significativos, por vezes até decréscimos, no custo final. Estes factores têm contribuído para um crescente aumento da relação desempenho/custo.
Fonte Intel: http://www.intel.com/technology/mooreslaw/index.htm
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Lei de Moore: Limite
� “O processo que tem servido de base para as industr ias de semicondutores nos últimos 30 anos, a tecnologia pl anar CMOS, está a atingir o limite fundamental. Com a introduçã o de novos materiais na estrutura básica do CMOS, é possível con tinuar a melhorar o processo por mais 10 ou 15 anos, implica ndo, inevitavelmente, a investigação de novas estruturas .” (Fonte: Semiconductor Industry Association).
� Dificuldades da continuada minimização do L min :� Limite na estrutura atómica - FIM, mas até lá:
� Produção de máscaras para dimensões cada vez menore s (jáestamos a 65nm, a mover-se para os 25nm).
� Menores dimensões dos transístores tem implicações na potência (as tensões de ruptura diminuem).
� Maiores correntes de fugas.� Quantos mais transístores por unidade de área, maio r é a
dissipação de potência no chip final (problemas nas interligações de cobre, podem falhar).
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Lei de Moore: Limite (cont.)
� Reposta:� Procura de novos materiais dieléctricos para redução
das correntes de fugas.� Novas estruturas para os transístores (e.g.: MOS tri-
gates – redução das correntes de fugas).� Outras formas de interligação eléctrica.� CIs tridimensionais.� Novas técnicas de litografia (e.g.: Extrema Ultra-
violetas (EUV) com comprimentos de onda na ordem de 13,5nm que permitem resoluções inferiores a 10nm).
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Lei de Moore: Limite (cont.)
� Está então o CMOS com os dias contados?� Não:
� Novas técnicas e tecnologias (e.g.: nanotubos) demoram a chegar ao mercado. O preço do CMOS épraticamente imbatível…
� As MEMs estão a chegar ao CMOS.� Os sistemas RF estão a chegar ao CMOS.� Em suma: É uma tecnologia barata, com níveis de
integração elevados onde há muito por explorar.
� Conclusão: Ainda vai perdurar uns bons anos, vale a pena investir.
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I- Como tornar possível um CI com milhões de
dispositivos?
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Sistema
IC FINAL
Níveis de abstracção no desenho de circuitos integrados
Módulo
FIL
TR
O
ADC
DAC
SOMADOR
Componente
OPAMP
PORTA LÓGICATENSÃO REF.
Cir
cuito
ao Nível Dispositivo
do
Tecnologia/Dispositivo
FET
MOSFET
BJT
JFET
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Fluxo de projecto
Ideia
Simulação funcionaldo circuito/sistema
Identificação dos blocos constituintes
Abordagem a partirda descrição alto-nível
(top-down)
Abordagema partir do transístor
(bottom-up)
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Abordagem Bottom-up
Desenvolvimentode sub-blocos
(captura esquemática)
Simulação aonível do transístor
Desenho físico(layout)
Extracção eléctrica
Desenho físicovs esquemático (LVS)
Simulação do esquema extraído
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Descrição em linguagem de alto nível
Abordagem Top-down
Síntese e mapeamentocom bibliotecas
Descrição ao nívelde células básicas
Simulação
Placement andRouting, extracção
Simulação do esquema extraído
Capturaesquemática
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Verificação final, prototipagem, teste e fabrico
Envio para fabrico(tape-out)
Verificação de todo o circuito
Placement &routing
Protótipo
Teste Fabrico
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Abordagem Full-Custum
Especificações
Projecto preliminar
Simulação eléctrica
Aceitável?AjustamentosN
Layout(nível do transísitor)
S
Extracção de parasitas
Simulação eléctrica
Aceitável?
N
S
Fabrico e teste
� Em qualquer das situações descritas, as ferramentas de software são fundamentais, não sópara o desenho estrutural dos circuitos (CAD), mas também para simulação (e.g. Spice para simulação eléctrica)
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CI típico
� Wafer
Pads: Contactos para ligação aos pinos externos do encapsulamento. Pode possuir circuitos de drive de sinal e quase sempre possui circuitos de protecção para descargas electrostáticas (ESD).
Circuitos internos
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Representação e simulação de circuitos: Níveis de abstracção.
A+∆A+
-
Nível domacromodelo
Nível dotransistor
H= - 1jwCR
+ ∆H
Nívelcomportamental
Nívelfísico
Defeito físico
TIPOS DE SIMULADORES:
ELÉCTRICOS: nível eléctrico e temporal
LÓGICOS: nível da porta lógica edo interruptor
RTL: register-transfer-level
ISA: Instruction level simulator
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� ISA: Usado para simulação ao nível das instruções (µP). Trata-se de um simulador funcional.
� RTL: Simulação da arquitectura ao nível do registo (registos, contadores, circuitos sequenciais, etc…). Geram-se os vectores de teste para o nível seguinte.
� Lógicos: Simulação ao nível das portas lógicas (AND, OR, …) dos blocos especificados ao nível RTL. Também se fazem aqui algumas análises temporais, nomeadamente as questões de atraso.
� Eléctricos: Simulação ao nível do transístor.
Os níveis RTL e Lógico são descritos por linguagens formais de descrição de hardware (HDL) – VHDL ou Verilog (muito parecido com programação C, embora não se possa afirmar que HDL é uma linguagem de programação).
Embora a simulação analógica se detenha muito pela simulação eléctrica, é perfeitamente possível fazer-se descrição comportamental e estrutural de circuitos analógicos em HDL
Representação e simulação de circuitos: Níveis de abstracção (cont.).
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II- Introdução àelectrónica digital
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MOSFET revisitado
� Tríodo
porta
drenofontecorrente
Id
Vds < Vgs - Vt
Óxido da porta+-
Vgs> Vt
Vd
Lef
L
-++-
Substracto p
kn(p) – transcondutância intrínseca do processoµµµµn(p) – mobilidade superficialVT – tensão de limiar de condução (V SB=0)C’ox – capacidade unitária do óxido ( = εεεεox / tox) εεεεox = 3.97 x 8,85 aF/µµµµm
Em SPICEKPUO
VTOTOX
ββββ – factor de ganho do transístor
( ) ( )
−−=
−−=
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2'
2' DS
DSTGSnDS
DSTGSoxD
VVVV
L
Wk
VVVV
L
WCI µ
G
S
D
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MOSFET revisitado (cont.)
� Saturação
porta
drenofontecorrente
Id
porta
drenofonte
Id
Vds(sat) = Vgs - Vt
Vds > Vgs - Vt
( ) ( )DSTGSD VVVI λβ +−= 12
1 2
+-Vgs> Vt
Vd
λλλλ – coeficiente de modulação do canalEm SPICELAMBDA
Óhmica, linear
saturação
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Modelo 3 SPICE
.MODEL CMOSN NMOS LEVEL=3 PHI=0.700000 TOX=1.5500E-08 XJ=0.200000U TPG=1 + VTO=0.6927 DELTA=2.8860E-01 LD=1.4620E-07 KP=1.3073E-04 + UO=586.8 THETA=1.2630E-01 RSH=6.5460E+01 GAMMA=0.6773 + NSUB=6.8590E+16 NFS=5.9090E+11 VMAX=1.7180E+05 ETA=3.0990E-02 + KAPPA=1.1200E-01 CGDO=4.8856E-10 CGSO=4.8856E-10 + CGBO=1.8683E-10 CJ=4.3834E-04 MJ=4.4089E-01 CJSW=3.6727E-10 + MJSW=1.3661E-01 PB=9.5242E-01 * Weff = Wdrawn - Delta_W * The suggestedDelta_W is 2.4500E-07 .MODEL CMOSP PMOS LEVEL=3 PHI=0.700000 TOX=1.5500E-08 XJ=0.200000U TPG=-1 + VTO=-0.9092 DELTA=9.4730E-01 LD=1.2110E-07 KP=3.4910E-05 + UO=156.7 THETA=1.2610E-01 RSH=3.1100E+01 GAMMA=0.4186 + NSUB=2.6200E+16 NFS=7.1480E+11 VMAX=2.4080E+05 ETA=4.7210E-02 + KAPPA=9.9100E+00 CGDO=4.0469E-10 CGSO=4.0469E-10 + CGBO=1.2532E-10 CJ=6.1840E-04 MJ=4.7941E-01 CJSW=4.3800E-10 + MJSW=4.2083E-01 PB=8.9453E-01 * Weff = Wdrawn -Delta_W * The suggested Delta_W is 2.0000E-09
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Modelo simples: Transístor como resistência� Para Rn temos de considerar a curva
característica do MOSFET. Consideremos ainda que o dreno possui como carga um condensador e que a fonte do NMOS é ligada à massa. Assumindo que a saída estáinicialmente a V1 (normalmente a/ou próximo de Vdd), então o condensador descarrega com uma corrente cujo perfil é indicado a sólido na curva característica. No entanto, vamos, por questões de simplificação, tomar a resistência média de descarga que se encontra representada na figura a tracejado
� O modelo resistivo para o MOSFET é bastante simples, mas de eficácia muito relativa. No entanto, pela sua simplicidade, é uma ferramenta muito interessante para analisar circuitos lógicos e que apesar de tudo, apresenta resultados que serão da ordem de grandeza dos valores simulados. O modelo assume ainda que o comutador comuta de uma forma instantânea a Vdd/2 da tensão de porta.
G
S
D
S
D
Rn
VDDVDS
Vi≡VGS=VddIDS
( )2
2
1TVVdd
L
WKpIDS −=
1/Rn
Vi≡VGS=0
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Modelo simples: Transístor como resistência (cont.)
0V
Vdd
Cox/2
Cox/2
CL
Rn
0V
Vdd
CL+Cox3/2Cox
G
s
D
� Para o modelo de capacidades considera-se que o transístor opera fundamentalmente na região de funcionamento em tríodo. Nesta circunstância, as capacidades Cgs e Cgd tomarão o valor Cox/2. Como a capacidade Cgd irá estar sujeita a uma variação de tensão de 2Vdd, esta pode ser vista como duas capacidades à massa, uma na entrada e outra na saída, de valor 2Cgd.
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Figuras de mérito temporais
50%90%
10%
tpLH tpHL
tp =(tpHL+tpLH)/2
Vi
Vo
tLHtHL
t
t
� Tempos de subida e descida:
� tLH e tHL
� Tempos de propagação:
� tpLH e tpHL
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O Inversor
0V
Vdd
0V
Vdd
VddVdd
“1”
Rn
Vdd
Rp
Vdd
Rn
Vdd
Rp
“0”
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Inversor: Característica
vGSnvSGp
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Inversor: Característica (cont.)
Vo=Vi-VTn
Vo=Vi||VTp|
VTn
M1: Trío
do
M1: Sat.
M2: Trío
do.
Vi
Vo
Ponto de comutação.
Vsp
Vsp
M2: Sat.
Vo=Vi+|VTp|
( ) ( )
( )
p
n
TpTnp
n
sp
Tpspp
Tnspn
VVddV
V
VVVddVV
ββ
ββ
ββ
+
−+⋅=
−−=−
1
22
22
Vdd
Vi Vo
M1
M2
M1 e M2 off
M1 e M2 off
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Inversor: Característica (cont.)
Vi
Vo
Declive -1
ViL ViH
VoH
VoL
Nível lógico “1”Nível lógico “0”
Indefinido
OLiLL
iHoHH
VVNM
VVNM
−=−=
� Os pontos de declive –1 na característica definem os locais da inversão do ganho (em módulo, de menor do que 1 para superior a 1). Se Vi<ViL, então esse sinal será atenuado para a saída do inversor. Se pelo contrário Vi for perturbado ao ponto de ultrapassar ViL (mas ainda inferior a Vsp), essa perturbação será amplificada para a saída da porta lógica, propagando-se para as portas subsequentes. Quer isto dizer que facilmente esta perturbação poderá ser interpretada como um nível lógico errado. Sendo assim, ViLrepresenta a máxima tensão de entrada que ainda pode ser interpretada como um nível lógico “0” (o mesmo se aplica a ViH). Podem-se então definir bandas de ruído admissíveis para o sinal de entrada e para os quais não haverá interpretação errada do nível lógico. Estas bandas designam-se por margens de ruído .
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Inversor: Característica (cont.)
OLiLL
iHoHH
VVNM
VVNM
−=−=
8
533 TnTp
iL
VVVddV
+−=
8
355 TnTp
iH
VVVddV
+−=
Situação de simetria:
=1
n
n
p
p
n
p
W
L
L
W
K
K
� VOH=Vdd; VOL=0
� ViL (M1: Tríodo; M2: Sat.):
� ViH (M1: Sat.; M2: Tríodo):
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Inversor: Resposta dinâmica
VddVdd
CT=CL+CoxN+CoxPCoxN= C’oxNWNLNCoxP= C’oxPWPLP
CL
Rn
Rp
3/2CoxN
Vi VoVi Vo
3/2Coxp
CT
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Inversor: Resposta dinâmica (cont.)
� Resposta ao degrau
TddnN
N
TNpHL
CVKW
L
CRt
2
7,0
≈
≈=
Vo
50%
50%
Vi
Vo
tpHL
Vdd
Rp
Vo
50%
50%
Vo
tpLH
Vi
TddpP
P
TPpLH
CVKW
L
CRt
2
7,0
≈
≈=
( )pLHpHLp ttt +=2
1
CT=CL+CoxN+CoxPCoxN= C’oxNWNLNCoxP= C’oxPWPLP
CT=CL+CoxN+CoxPCoxN= C’oxNWNLNCoxP= C’oxPWPLP
CT
CT
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Inversor: Resposta dinâmica (cont.)
� Resposta ao degrau
TddnN
N
TNHL
CVKW
L
CRt
22
2,2
≈
≈=
Vo
10%
90%
Vi
Vo
tHL
Vdd
Rp
Vo
Vo
Vi
TddpP
P
TPLH
CVKW
L
CRt
22
2,2
≈
≈=
10%
90%
tLH
CT=CL+CoxN+CoxPCoxN= C’oxNWNLNCoxP= C’oxPWPLP
CT=CL+CoxN+CoxPCoxN= C’oxNWNLNCoxP= C’oxPWPLP
CT
CT