Supongamos que tenemos un procesador con un IPC base 1.0, asumiendo todas las referenciasgolpeado en la cach primaria, y una frecuencia de reloj de 4 GHz. Asumir una memoria principaltiempo de acceso de 100 ns, incluyendo todo el manejo seorita. Supongamos que la tasa de fallospor instruccin en la cach primaria es del 2%. Cunto ms rpido ser el procesadorser si aadimos una memoria cach secundaria que tiene un 5 ns tiempo de acceso, ya sea para un xito oun fallo y es lo suficientemente grande como para reducir la tasa de fallos a la memoria principal a 0,5%?

Sol.El penalti fallado a la memoria principal es

El IPC eficaz con un nivel de almacenamiento en cach est dada por Total de IPC IPC = Base + Memory-parada ciclos por instruccin Para el procesador con un nivel de almacenamiento en cach, IPC Total = ciclos 1.0 + Memory-parada por instruccin = 1,0 + 2% x 400 = 9 Con dos niveles de almacenamiento en cach, un fallo en el primario (o de primer nivel) de cach puede ser satisfechos o bien por el cach secundario o por la memoria principal. El penalti falladopara un acceso a la memoria cach de segundo nivel es

Si el fallo se satisface en la cach secundaria, entonces esta es toda la pena de perder.Si el fallo tiene que ir a la memoria principal, entonces la penalidad total fallo es la sumadel tiempo de acceso a memoria cach secundaria y el tiempo de acceso principal de la memoria.As, para una cach de dos niveles, IPC total es la suma de los ciclos de parada de ambosniveles de cach y el IPC de base:IPC total = 1 + puestos primarios por instruccin+ Puestos secundarios por instruccin= 1 + 2 20% + 0,5% x 400 = 1 + 0,4 + 2,0 = 3,4De este modo, el procesador con la memoria cach secundaria es ms rpido por

Alternativamente, podramos haber calculado los ciclos de parada sumando el establociclos de aquellas referencias que golpearon en la cach secundaria ((2% - 0,5%) 20 =0.3). Esas referencias que van a la memoria principal, que debe incluir el costo deacceder a la cach secundaria, as como el tiempo de acceso a memoria principal, es (0,5% (20 + 400) = 2,1). La suma, 1.0 + 0.3 + 2.1, es de nuevo 3,4.Las consideraciones de diseo para una cach primaria y secundaria son significativamentediferente, porque la presencia de la otra memoria cach cambia la mejor opcin frenteuna memoria cach de nivel nico. En particular, una estructura cach de dos niveles permite la primariacach para centrarse en minimizar el tiempo de xito para producir un ciclo de reloj ms corto o menosetapas de canalizacin, mientras que permitela memoria cach secundaria para centrarse en tasa de fallos para reducirla pena de larga memorialos tiempos de acceso.