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ESCUELA POLITÉCNICA NACIONAL
FACULTAD DE INGENIERÍA ELÉCTRICA
TESIS PREVEA A LA OBTENCIÓN DEL TITULO DE INGENIERO EN LA
ESPECIALIZARON DE ELECTRÓNICA Y TELECOMUNICACIONES.
JUAN CARLOS TANDAZO CANDO
WBLIAJVI JAVIER TERAN TERAN
Quito, Marzo de 1999.
ft
C E R T I F I C A C I Ó N
Certifico, que la presente Tesis de Grado,
ha sido realizada en su totalidad por los Srs.
Juan Carlos Tandazo Cando y Wiliam
Javier Terán Terán.
Ing. Carros.
•i
A mis padres: Darío y Rosa
yA mis hennanos: Darío Eduardo, Elizabeth, July y Ernesto.
JUAN CARLOS
A Dios, que me ha dado la fuerza para seguir luchando
A mis padres: Bertha y César, que han sido el apoyo en mi vida
A mis hermanos y amigos.
WILIAM JAVIER
t
A G R A D E C I M I E N T O
Queremos expresar nuestro profundo agradecimiento a la Escuela Politécnica Nacional, a la
Facultad de Ingeniería Eléctrica y a todas aquellas personas que hicieron posible la
realización del presente trabajo, por su valiosa ayuda.
ÍNDICE
CAPITULO I1. INTRODUCCIÓN1.1 CIRCUITO INTEGRADO LM1882 11.2 SISTEMAS DE TELEVISIÓN (NORMAS Y FUNDAMENTOS) 61.2.1 Criterios sobre la reproducción de imágenes 61.2.2 Luminosidad y Brillantez 71.2.3 Contraste 91.2.4 Fluctuación, Campos y Cuadros 111.2.5 Aspectos de proporción 131.2.6 Distancia para observar , 131.2.7 Rastreo de patrones y aperturas 141.2.8 Número de líneas rastreadas 151.2.9 Barrido entrelazado 171.2.10 Borrado. 181.2.11 Sujeción del nivel negro 211.2.12 Señales de sincronismo y Borrado 211.3 SISTEMAS DE COLOR 231.3.1 Colorirnetría 231.3.2 Primarios X , Y y Z 241.3.3 Diagrama de cromado 261.3.4 Normas primarias para la televisión 271.3.5 Normas americanas (NTSC) en sistemas de color 29
CAPITULO n2. DESCRIPCIÓN E IMPLEMENTACION DE LOS CCRCUITOS EMPLEADOS2.1 DIAGRAMA DE BLOQUES DEL DISPOSITIVO DISEÑADO 312.1.1 Diagrama de bloques ......312.1.2 Detalle de los bloques .........312.2 MODULO GENERADORDE SINCRONISMOS ...332.2.1 Circuito generador de reloj 342.2.2 Circuito generador de señales LOAD y CLEAR 352.2.3 Circuito generador de sincronismos 372.3 MODULO GENERADORDE CUADRICULA 402.3.1 Circuito generador de líneas horizontales 402.3.2 Circuito generador de líneas verticales , , 422.4 MODULO GENERADOR DE CARACTERES ....482.4.1 Módulo generador de caracteres para el canal B 482.4.2 Módulo generador de caracteres para el canal A 572.5 TARJETA DE ADQUISICIÓN DE DATOS PARA LOS CANALES A Y B.592.5.1 Circuito de atenuación 592.5.2 Circuito limitador de amplitud ...62
2.5.3 Circuito sujetador 662.5.4 Conversión analógica - digital (C.L ADC0820)., 672.6 MODULO GENERADO.RDE ESCALAS DE TIEMPO 712.6.1 Descripción del generador. 712.7 MODULO PROCESADOR DE DATOS PÁRALOS CANALES A YB 772.7.1 Proceso de borrado de las memorias......... 792.7.2 Proceso de escritura de datos en las memorias 822.7.3 Proceso de lectura de datos de las memorias 872.7.4 Descripción del proceso XvíaB 892.8 MODULO DE SALIDA DE VIDEO. 952.8.1 Circuito sumador de las señales de video 952.8.2 Circuito sumador de video y sincronismos 962.8.3 Circuito modulador 98
CAPITULO m3. ANÁLISIS ECONÓMICO3.1 Módulo generador de sincronismos.. 1003.2 Módulo generador de cuadrículas.... 1003.3 Módulo generador de caracteres para el canal A ...1013.4 Módulo generador de caracteres para el canal B 1023.5 Tarjeta de adquisición de datos 1033.6 Módulo generador de escalas de tiempo 1033.7 Módulo procesador de datos......... 1043.8 Módulo de salida de video.. 1053.9 Varios y Total 105
CAPITULO IV4. PRUEBAS Y RESULTADOS4.1 RESULTADOS 1104.2 CONCLUSIONES .1174.3 RECOMENDACIONES 120
CAPITULO V5. ANEXOS5.1HOIAS TÉCNICAS5.1.1 Circuito Integrado LM1882 ..1215.1.2 Memoria RAM 6206 1365.1.3 Conversor A/D TLC0820 1445.2 MANUAL DE USUARIO 1635.3 BIBLIOGRAFÍA
CAPITULO I
1. INTRODUCCIÓN
En ciertos niveles de estudio y aplicación de la electrónica, se hace necesaria la
utilización de un osciloscopio, y debido a causas económicas no es posible adquirirlo
por su relativo elevado costo. Este proyecto propone una solución más económica.,
puesto que se ahorra la circuitería de la pantalla, la que se obtiene de una TV cualquiera.
1.1 CIRCUITO INTEGRADO LMl 882
DESCRIPCIÓN GENERAL
El Circuito LMl882 - 74ACT715 es un dispositivo de 20 pines compatible con TTL,
capaz de generar señales horizontal, vertical, sincronismo compuesto y blanqueo para
televisiones y monitores. Todos los anchos de pulso son definidos completamente por el
usuario. El dispositivo es capaz de generar señales para modos de operación entrelazado
y no entrelazado. Cuando sea necesario, a la señal de sincronismo compuesto se le
puede introducir pulsos de ecualización y diente de sierra.
Cuando se usa el sincronismo compuesto y el blanqueo, también pueden estar
disponibles cuatro señales adicionales. Estas señales pueden, ser usadas para generar
pulsos de disparo horizontal o vertical, posiciones de cursor o señales de interrupción
vertical.
El rango de línea y el rango de campo son todos una función de los valores
programados en los registros de datos, en el registro de estado, y de la frecuencia del
reloj de entrada.
El Circuito LM1882 - 74ACT715 es programado en la fábrica para un estado de
deshabilitación del reloj por default El pin 10 del registro de estado, registro O, por
default va a O lógico. Esto facilita la (re)programación antes de la operación.
CARACTERÍSTICAS
• Máxima frecuencia del reloj de entrada > 130 MHz.
• Disponibilidad de formatos entrelazado y no entrelazado.
• Disponibilidad de señales de sincronismo compuesto o separado horizontal^ vertical
y de blanqueo.
• Control completo del ancho de pulso mediante programación de los registros.
• Todas las entradas son compatibles con TTL.
• Drive de 8 mA en todas las salidas.
• Valores RS-170 /NTSC programados por default en los registros.
• 4 KV mínimo de inmunidad ESD.
DIAGRAMA DE CONEXIÓN
D0[
DI [
02 [
D3[
D4[
D5t
D6[
D7[
CLR[
GND[
l ^~-2
a4
s
3
7
a
9
10
•* 20
19
18
17
16
US
14
13
12
11
] Vcc
JADDR/DATAIUHBYTEiLOAD
lODDCVEN
JHSYNVDR
IVCSYNC
]HBLHDR
1 VCBLANK
]CLOCK
Fig. 1.1 Asignación de pines.
DESCRIPCIÓN DE LOS FINES
En el Circuito LM1882 - 74ACT715 hay un total de 13 entradas y 5 salidas.
Entrada de datos DO-D7: Los pines de entrada de datos se conectan al registro de
direcciones y a la entrada del registro de datos.
ADDR / DATA: Esta señal se almacena en el dispositivo con la transición negativa de
la señal LOAD. Esta señal determina si en el bus de datos está presente una dirección
( O ) o un dato (1 ).
L/HBYTE: Esta señal se almacena en el dispositivo con la transición negativa de la
señal LOAD. La señal determina si los datos pueden ser leídos en los 8 LSB's ( O ) o los
4 MSB's ( 1 ) del registro de datos. Un 1 en este pin cuando un ADDR/DATA está en O
habilita el modo de autocarga.
LOAD; El pin de control LOAD carga los datos en los registros de direcciones o de
datos con una transición positiva. Los datos de ADDR/DATA y L/HBYTE se cargan en
el dispositivo con la transición negativa del LOAD. El pin LOAD ha sido implementado
con una entrada Schmidt Trigger para mejorar la inmunidad al ruido.
CLOCK: Es la entrada del reloj del sistema del cual se deriva toda la temporización. El
pin del reloj ha sido implementado con un Schmidt Trigger para mejor la inmunidad al
ruido. La señales de reloj y de carga son asincrónicas e independientes. Los cambios de
estado a la salida ocurren en las transiciones negativas del reloj.
CLR: El pin CLEAR es una entrada asincrónica que inicializa el dispositivo cuando está
en alto. La inicialización consiste en colocar todos los registros a los valores
programados por máscara., e inicializar todos los contadores, comparadores y registros.
El pin CLEAR ha sido implementado con un Schmidt Trigger para una mejor
inmunidad al ruido.
ODD/EVEN: Es una salida que identifica si el display está en un campo impar o par de
campos entrelazados cuando el dispositivo está en este modo de operación. En un modo
no entrelazado esta salida siempre estará en alto.
VCSYNC: Señal de Salida Vertical o Sincronismo Compuesto basado en el valor del
registro de estado. Pulsos de Ecuaíización y de diente de Sierra serán salidas en la señal
VCSYNC solamente del modo compuesto.
VCBLANK: Señal de Salida Vertical o Blanqueo Compuesto basado en los valores del
registro de estado.
HBLHDR: Salida de Blanqueo Horizontal, Señal de Disparo Horizontal o Posición del
Cursor basado en los valores del registro de estado.
HSYNVDR: Señal de Salida de Sincronismo Horizontal^ Señal de Disparo Vertical o
Señal de Interrupción Vertical basado en los valores del registro de estado.
CONFIGURACIÓN POR DEFAULT DEL CABLEADO PARARS-170:
Los valores por default del Circuito LM1882 - 74ACT715 para el bit 10 del registro de
estado es 0. Esto significa que cuando se aplica el pulso CLEAR y se inicializa el
registro cargando los valores por default, el reloj es deshabilitado. Antes que la
operación pueda iniciar, el bit 10 debe cambiar a 1 para habilitar el reloj. Si se necesitan
los valores por default, entonces la Figura 1,2 ilustra una solución de cableado para
facilitar la habilitación del reloj después del encendido. Podría ser difícil obtener las
señales de control, la Figura 1.3 ilustra una posible solución para habilitar
automáticamente el reloj al encendido.
vcco
LOAD
RELOJ14.31818MHZ
i23ASG"?83
10
LM18S2
20191817161514131211
CAMPO PARJ1MPARSINCRONISMO HORIZONTALSINCRONISMO COMPUESTOBORRADO HORIZONTALBORRADO COMPUESTO
Figura 1.2 Configuración de cableado por default RS-170
vcc
1.5 K S.G K
1 K47 uF
:c•)
7
\l
í^ 6s*
US7415 •
<> ^_> 10 K 1
I T'•i r
1 — l> ,> l0 K 1
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1-4
B uF
15
1,2L
3r
^J
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L0 uF
7
3r
10llr
^
B
74LS123
B
74LS123
13
4
5
12
Figura 1.3 Circuito para la generación de pulsos CLEAR y LOAD
1.2 SISTEMAS DE TELEVISIÓN (NORMAS Y FUNDAMENTOS)
1.2.1 Criterios sobre la reproducción de imágenes
En el diseño de un sistema de reproducción de imágenes., el criterio básico que se
tomará en cuenta, es que la reproducción de las imágenes deberá ser aceptable para el
ojo humano y que los detalles técnicos del sistema no deberán obstruir en forma
evidente al observador.
La primera calidad de una imagen que juzgará el ojo es su agudeza, o claridad
pictórica. Si la imagen está fuera de pantalla, los detalles, o los lados de los objetos no
son claros y agudos, el ojo intentará sin éxito encuadrar la imagen y el resultado será
una mala observación. La segunda calidad de importancia para el ojo es, el contraste
entre el área clara, área oscura, y la relación de iluminación de fondo. Los efectos de la
luz de fondo, más el contraste observado por el ojo, pueden presentar cambios en el
contraste no presentes en la escena original
La tercera calidad de importancia es la contimiidad del movimiento. Las imágenes
reproducidas con movimiento, se generan en una sucesión de cuadros, y se crea la
ilusión del movimiento, en parte, por el hecho de que el ojo humano retiene brevemente
cualquier imagen observada por él. Trabajos iniciales en el movimiento de imágenes
concluyeron que una cadencia de 16 imágenes por segundo eran suficientes para
conservar el sentido del movimiento de las imágenes. El primer cine usó 16 imágenes
por segundo como norma y aún las cámaras de aficionados todavía la usan. La norma
para el movimiento más tarde llegó a ser de 24 cuadros por segundo. Las normas de
televisión Europea utilizan 25 cuadros por segundo, mientras que la norma Americana,
Canadiense y Japonesa es de 30 cuadros por segundo.
La cuarta calidad de importancia en la imagen es la titilación. Aún cuando se mantiene
la continuidad del movimiento, la imagen puede titilar. Para eliminar la titilación en la
brillantez de una imagen., el cuadro debe ser presentado en una cadencia
considerablemente más grande que la requerida para la continuidad del movimiento. La
titilación es una función de la brillantez de la imagen. La titilación puede causar una
distorsión en la observación, y hacer que la imagen reproducida sea desagradable a la
vista. Cierta tolerancia a la titilación puede ser aceptada, por la observación de un cierto
tiempo de mirar ésta. Como puede ser testificado por la televisión, tanto Americana
como Europea.
La quinta característica son los valores de color, si están presentes, deben ser aceptados
como reales. El ojo es particularmente crítico en los colores de tono encarnado. La
reproducción de colores no necesita ser exacta, cuando se comparen con los colores
originales de la escena, porque los colores observados son grandemente influenciados
por el sonido y la iluminación que compensa tales variaciones al ojo.
En el establecimiento de las normas en un sistema de reproducción de imágenes, el
problema es satisfacer estos requerimientos del ojo humano, en forma adecuada y
económica.
1.2.2 Luminosidad y Brillantez
El ojo no responde por igual a la energía radiada en todas las longitudes de onda
visibles. Hay una amplia variación entre los observadores, y la respuesta es también
una función de la intensidad de la luz. Basado en cientos de medidas hechas en.
observadores humanos, el ojo promedio está considerado a responder de acuerdo a la
función de luminosidad del observador promedio (Figura 1.4)
La luminosidad de una superficie es el efecto sobre el ojo promedio de la luz emitida
por una unidad de una área de superficie. Es el efecto integrado de la respuesta del ojo
y(K) (Figura 1.4) y el poder de luz visible radiado por la superficie E(A,)3 los dos son
funciones de la longitud de onda A,. La integración se expresa así:
Luminosidad = 680 fE(k)y(7C) dk [ Im/unidad área ]
Donde Im es la abreviación para lumen y el poder radiado EQ¿) representa vatios por
unidad de área. La constante 680 Im/W es la luminosidad del poder radiado en el pico
de la curva de la luminosidad., en 546 nm. La eficacia Iwnímca está definida como el
lumen emitido por vatios radiados.
La brillantez de una superficie está definida en términos de una área, la cual refleja la
luz en forma perfectamente difusa. Tal área tiene una brillantez de 1 pie4ambert (fL)
por cada lumen incidente sobre ésta, si dicha área no absorbe cualquier energía, como
ejemplo, se tiene la reflectibüidad de unión.
Un reflector de difusión perfecto refleja la luz de tal manera que el fluir de la densidad
de luminosidad cae como el coseno de un ángulo 0 medido desde la vertical hacia la
superficie. Tal como una superficie no muestra cambios aparentes en su brillantez al
ojo, como los cambios del ángulo de observación (Figura 1.5).
i
380 420 460 500 540 580 620 660 700 740longitud de onda (nm)
Figura 1.4 Función de luminosidad estándar
Un reflector teórico es uno que favorece direcciones particulares de reflexión. Un
reflector teórico perfecto no existe, pero un espejo liso aprovecha esta condición. La
reflexión de difusión se usa en pantallas de cine para que la audiencia pueda mirar las
imágenes adecuadamente sobre áreas amplias.
superficie reflectoraperfectamente difusa
1.2.3 Contraste
Figura 1.5 Ley coseno de la reflexión
Una característica a la cual el ojo es particularmente sensitivo es el rango de contraste.
Este parámetro está definido en términos de difusión, plano reflector espectraímente
neutro, por ejemplo, uno que esparce la luz cayendo de acuerdo a la ley de cosenos y
reflejando todas las longitudes de onda en igualdad del espectro visible. Si dos áreas en
las cuales un reflector tiene diferentes coeficientes de reflexión, la proporción de
contraste mostrada entre las dos áreas es igual a la proporción de los coeficientes de
reflexión. Por ejemplo, si los coeficientes de reflexión son 80% y 4%, y si ambas áreas
son uniformemente iluminadas, la porción de contraste es:
—— = 20 porción de contraste = 20; 10.04
Cuando la iluminación que cae sobre estas dos áreas es diferente, el rango de contraste
se modifica proporcionalmente por el rango de iluminación. El rango de contraste de la
imagen es además afectada por la iluminación ambiental y por la luz diseminada desde
un área a otra.
En la práctica, en un cine obscuro bien diseñado, se alcanza el rango de contraste de
100:1 o más, pero en la televisión la situación es totalmente diferente. La reflexión en
un tubo de imagen de televisión, la luz que cae sobre un cuarto puede ser de 25% o más.
Tal luz usualmente presentada por la observación de la televisión en un cuarto
totalmente obscuro de hecho no se recomienda. La luz proyectada de una parte de la
imagen de la televisión hacia otra se esparce, dentro del tubo de imagen y entre los
granos de fósforo.
El resultado es que el receptor de televisión no produce rangos de contraste (bajo
condiciones normales de observación) de mucho más que de 20:1. Este rango de
contraste es adecuado, pero demanda un control cerrado de los gamma (particularmente
10
cuando se usa la película) y los niveles de brillo y el de negro (sujeción) en la.
manipulación de la señal de vídeo., esto para ofrecer un rango razonable de gris en el
blanco y negro.
En las imágenes de la televisión a color, la definición del rango de contraste., es como en
la monocromática, la luminosidad del área de brillantez dividida por la luminosidad de
las áreas obscuras, independientemente de si ellas son del mismo color. Hay que cuidar
que en las áreas de alta luminosidad no exista una saturación elevadísima de colores.
Las áreas obscuras pueden tener una alta saturación de color, por ello se debe cuidar de
mostrar una apariencia obscura o negruzca.
1.2.4 Fluctuación. Campos y Cuadros
El efecto de fluctuación tiene las siguientes características:
- Es independiente del movimiento de la imagen.
Para dar una brillantez, éste se vuelve menos pronunciado cuando se incrementa
el número de destellos por segundo.
Es una lunción del brillo. Si en un área grande su brillantez destacada es de lOfL.
(equivalente a una luminosidad de 10 Im/ft" diseminada de acuerdo a la ley de
cosenos), el efecto de fluctuación desaparece en aproximadamente 40 destellos por
segundo. Esta es una condición típica encontrada en el movimiento de imágenes en
un cine. Si la brillantez de una área larga es de 100 fL (como puede ser en. una muy
brillante imagen de televisión), la fluctuación desaparecerá en 50 o más destellos
por segundo.
11
- En áreas pequeñas tiene una frecuencia crítica más baja que en áreas grandes de la
misma brillantez.
Para el movimiento de imágenes, sería poco económico proveer suficiente película de
40 cuadros por segundo solamente para superar la fluctuación, ya que la continuidad del
movimiento se preserva en una cadencia mucho más baja. Consecuentemente se
proyectan 24 cuadros por segundo todavía, pero cada cuadro se destella dos veces,
produciendo una cadencia de destello de 48 campos por segundo. De esta manera se
satisfacen los requisitos para la continuidad del movimiento y la fluctuación con la
mitad del consumo de la película.
Cuando en la televisión ocurre una alta brillantez, la cadencia de 24 cuadros-48 campos
no es totalmente adecuada. En los Estados Unidos, originalmente se seleccionó una
cadencia de 30~cuadros-60~campos, para minimizar los efectos de zumbido en
receptores alimentados con fuentes de poder a 60 Hz. En esta cadencia alta, la
fluctuación no es evidente en cualquier brillantez producida en los receptores de
televisión en los hogares.
En Europa, donde la frecuencia de alimentación predominante es de 50-Hz, se ha
normalizado una cadencia de 25 cuadros-50 campos. Lo permitido (fluctuación libre) en
brillantez no es tan alta como en los Estados Unidos, pero se obtiene satisfactoriamente
en la ejecución de fluctuación libre.
En años recientes, los efectos de zumbido en los receptores de televisión se han
minimizado hasta el punto en que la frecuencia de poder no es un asunto mayor. En la
televisión a color, en los Estados Unidos se ha normalizado una cadencia de campo de
12
59,94 Hz. La razón para esta variación mínima está relacionada con los requisitos de las
señales de color codificadas.
1.2.5 Aspectos de proporción
En extensas pruebas realizadas, observadores han encontrado que es preferible una
imagen ligeramente más ancha que alta. En las normas de movimiento de imagen, los
aspectos de proporción imagen (ancho a alto) fue adoptada en 4:3, y esta proporción
prevaleció hasta el advenimiento de la pantalla ancha.
Cuando las normas para la televisión en blanco y negro en los Estados Unidos fueron
fijadas por el Comité Nacional para los Sistemas de Televisión en 1940, se decidió que
las normas para movimiento de imágenes fueran válidas y que poco sería lo que se
ganaría con cambios en la misma. Esto fue adoptado en los Estados Unidos en 1941 y
subsecuentemente en todos los sistemas de televisión en el mundo.
1.2.6 Distancia para observar
En pruebas subjetivas para establecer el movimiento de la imagen y las normas de
televisión, se ha puesto una considerable atención en la distancia, a la que los
observadores eligen ver las imágenes. Muchos observadores prefieren sentarse a una
distancia que oscila entre 4 y ocho veces el alto de la imagen y cerca de la línea central,
isi ellos se sientan cerca de la imagen.
Este rango de preferencia de distancia para ver, tiene un efecto primario en el número de
líneas rastreadas (e indirectamente en el ancho de banda de vídeo) requeridas en la
reproducción de la imagen. El ojo no puede resolver la fina estructura de una imagen
13
vista desde una distancia considerable. En televisión, las imágenes tienen 525 o 625
líneas, este límite se extiende en una distancia de alrededor de 10 veces el alto de la
imagen bajo condiciones ideales. Una pequeña pérdida de los detalles visibles es
evidente bajo típicas condiciones en el hogar, cuando la imagen es vista
aproximadamente 4 veces el alto de la imagen.
1.2.7 Rastreo de Patrones y Aperturas
Está establecido como norma en la transmisión de televisión que el rastreo se inicie en
la esquina superior izquierda del cuadro y prosiga cruzando hacia la derecha y
descienda suavemente. Cuando se alcanza el lado derecho, el rastreo de puntos
desciende rápidamente hacia la posición inferior a su posición de inicio y nuevamente
procede hacia la derecha y desciende suavemente, así sucesivamente, hasta que
finalmente alcanza el fondo del cuadro. De aquí el punto retorna hacia la posición
superior y el proceso se repite, excepto que la línea del segundo campo rastreado cae
entre las líneas del primer campo. Por lo tanto, los campos son sucesivamente
concatenados (Figura 1.7). Este arreglo permite dos destellos de la imagen (campos)
por cada cuadro y de esta manera se reduce grandemente la tendencia a la fluctuación.
La emisión electrónica que crea el rastreo de puntos es aproximadamente circular, pero
su intensidad no es uniforme, su energía entra en distribución de funcionamiento - error,
como muestra la Figura 1.8. El ancho efectúo del punto es el diámetro de un punto
equivalente de intensidad uniforme.
Cuando el punto está en movimiento, la distribución de brillantez en el ángulo derecho a
la línea producida no es la misma como la que se observa en un punto estacionario,
14
porque la energía radiada es una función no solamente de intensidad en el punto en
cuestión sino también del tiempo de exposición. El resultado es que el ancho efectivo de
una línea rastreada generada por un punto en movimiento, es de alrededor de 88% del
punto equivalente estacionario.
1.2.8 Número de Líneas Rastreadas
La elección del número de líneas rastreadas en la imagen depende de la capacidad de
resolución del ojo humano y de la distancia de observación. Una comprobación
fisiológica, ha determinado que si se mira un par de líneas paralelas a una distancia tal,
que el ángulo subtendido por ellas en el ojo, es menor que 2 minutos de arco, el ojo
mira éstos como una línea. Este hecho es usado para seleccionar el número de líneas
para los sistemas de televisión.
Figura 1.6 Dirección y secuencia de rastreo
15
frica 265. cencío 2 -
mtsd (tete Iheo 263
l.EMWi 1
. fwa 262, campa 1
Fig. 1.7 Patrón de rastreo entrelazado
ancho efectivo
Distribución de'niensidad de laFunción error
Figura 1.8 Distribución típica del rastreo de puntos
Si la distancia preferida para ver es de 4 veces el alto de la imagen, como se muestra en
la Figura 1.9, las dos líneas paralelas son más estrechas que d= 0.00232/7 = 431 líneas.
De esta manera, aproximadamente 430 líneas es el mínimo necesario para el rastreo de
una imagen en televisión. Un observador de ojo agudo puede resolver la estructura de
una línea a una distancia de 4 veces la altura de la imagen, pero el observador promedio
no puede. Mientras no haya el número "correcto" de líneas, la elección deberá exceder
de 400 por razones de resolución y no por razones puramente económicas.
16
Figura 1.9 Resolución a cuatro veces el alto de la imagen
Estados Unidos ha normado 525 líneas en 30 cuadros y 60 campos, considerando que
las normas europeas son de 625 líneas en 25 cuadros y 50 campos. El resto del mundo
ha fijado ya sea en una u otra de estas normas.
1.2.9. Barrido entrelazado
Las áreas grandes de alta brillantez tienen una alta frecuencia crítica de fluctuación que
las áreas pequeñas de la misma brillantez. Así un rastreo individual de líneas
fluctuantes, es mucho menor en el rango crítico, que hace un todo en las áreas grandes
de la imagen. Este hecho permite el uso de rastreo concatenado o entrelazamiento en la
televisión.
El rastreo concatenado se lleva a cabo en la cadencia horizontal (rastreo de líneas) un
múltiplo impar de una mitad de la cadencia vertical (rastreo de campo). En las normas
de Estados Unidos, la cadencia horizontal es 15,750 = 525 (60/2) líneas por segundo. En
otras palabras en 30 cuadros por segundo el patrón rastreado tiene 525 líneas por
pantalla y 262,5 líneas por campo (Figura 1.7).
17
Una manifestación equivalente es que el intercalamiento se lleva a cabo cuando el
número de líneas por pantalla es un número impar, requiriendo que cada campo tenga
un número igual de líneas más una mitad de línea. La mitad de la línea izquierda sobre
el fin de un campo rastreado, coloca el próximo campo descendente para completar las
líneas, entonces se lleva el entrelazamiento a cabo. En la norma de Estados Unidos hay
30 cuadros de 525 líneas, que es, 60 campos de 262,5 líneas cada una. Con este
esquema, el área se previene de grandes fluctuaciones, el número de líneas rastreadas
por segundo se reduce a 2:1, y la resolución no se afecta esencialmente. El sistema
europeo lleva a cabo el intercalamiento de la misma manera, aunque la nonna de rastreo
es apenas diferente.
El diagrama de la Figura 1.7 está diseñado para mostrar el mecanismo de
intercalamiento. En la práctica, el retraso de vertical y los períodos de sincronismo
ocupan el tiempo de muchas líneas rastreadas, así que en realidad, para la información
de imagen en cada cuadro están disponibles menos de 500 líneas.
1.2.10 Borrado
Para prevenir el retraso de las líneas en los receptores de televisión y en los monitores
se aplica un pulso de borrado a la señal de vídeo. El tiempo de relación entre el borrado
y los pulsos de sincronismo se ilustran en la Figura 1.10.
La región entre el lado principal de la señal de borrado y la del flanco principal del
pulso de sincronismo se denomina pórtico frontal, mientras que la región entre el pulso
de sincronismo y el pulso de borrado se denomina pórtico posterior.
18
9H O tte mox, sino.
.1/10 de max. sinc.
(a)
(b)
Figura 1.10 Pulsos de sincronismo y borrado horizontal, (a) blanco y negro ; (b)NTSC color
Las normas de televisión a color usan el pórtico posterior hacia la posición de Jntrst de
color., unos ocho ciclos de burst de la subportadora de color (Tigura l.lOb) que
sincroniza el oscilador de la subportadora de color en la terminación de cada línea
rastreada.
19
También se usa un pulso de borrado de vídeo vertical, de una longitud para 21 líneas
horizontales^ mostrado en la Figura 1.11.
Max correr vol-
BIcmKinqleveU
Vertícal ^ .. .Fquatiiing *Y"C EQOOIHIq Sobe .ixjls^ _pu¡se
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corríer
9/1O of mans>nc
1/10 of man
•.14"
Figura 1.11 Señales de borrado y sincronismo
20
1.2.11 Sujeción del Nivel negro
El promedio de nivel de las señales de televisión varia de acuerdo a como va desde
brillo a oscuro. Estas variaciones de DC se pierden cuando la señal pasa a través de
cualquier amplificador de RC acoplado. Para proporcionar una referencia para reinsertar
el nivel de DC, es necesario emplear un circuito de sujeción., el cual coloca los pulsos de
sincronismo en un nivel constante de DC, independientemente de las variaciones de la
brillantez de la imagen. El circuito de sujeción puede ser codificado por los pulsos de
sincronismo de estos mismos o por la generación especial de pulsos. Los circuitos se
llaman sujetadores, codificadores sujetadores, restauradores, etc.
El sujetador codificado, operando en la cadencia de línea horizontal, puede quitar el
zumbido en la línea de energía sin molestar a la información de la imagen, si el zumbido
es aditivo a la señal de vídeo, pero no si la señal ha llegado a. ser modulada por un
proceso no lineal
1.2.12 Señales de Sincronismo y Borrado
Las normas de sincronismo en televisión y las señales de borrado en los Estados Unidos
se ilustran en la Figura 1.11 para televisión monocromática y en la Figura 1.12 para la
televisión a color.
21
Max corríervoitage
Vertical _ .. .Equolizinq sync Equalmnq
pulse Putee pulseInterva! inervo I interval^ Horizontal sync pulses
PicturC
Horizontal blonkingBottom of picture
Time -
Sync {
0.5//-»j [*-
®ail betweenin© Horsync
Blonkinq level
lopeofvertblankínqsee note 3
Horizorrtol dimensión* not +0 scflleh 1, 2 ond
Color Dorst (see nort 8)H-
Oetailbcíweerx
Bcycmtn
0905 *oU5
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')0 I8*m0ÍSeéno?e 4
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1/10 of moi sync
BlonKinglertl0.04*
{See note 6)
Figura 1.12 Señales de borrado y sincronismo para televisión a color
1.3 SISTEMAS DE COLOR
1.3.1 Colorimetría
Las normas de televisión a color están basadas en la manera en la cual el ojo percibe el
color de la luz. Es un hecho afortunado que se pueda reproducir el rango ancho de
colores, para la satisfacción del ojo, por la adición de solamente tres fuentes de luz
monocromáticas, como son el rojo, verde y azul. El estudio de la colorimetría se basa en
las propiedades del ojo.
Las tres normas primarias son luces monocromáticas de longitudes de onda de 700 nm
(rojo), 546,1 nm (verde), y 435,8 nm (azul). La colorimetría es un sistema óptico que
mezcla estas luces aditivamente por la superposición de cada primario con los otros dos.
Adyacente al área aditiva, otra área muestra la luz monocromática en la longitud de
onda seleccionada individualmente a través del espectro visible. La suma primaria y la
fuente monocromática son comparadas, y un igualamiento en color y brillantez es
buscado mediante el ajuste de la intensidad de cada uno de los primarios.
Cuando se ejecuta el igualamiento por cientos de observadores, el resultado se muestra
en la Figura 1.13. La Figura 1.13 se interpreta como sigue: para el igualamiento
particular de una longitud de onda monocromática, la energía relativa requerida de cada
primario se muestra en las curvas r, g y b en las longitudes de onda a ser igualadas,
las proporciones primarias relativas se estiman como sigue:
R = f 7:(A,)I(?0 dk
G = f ¿(A,) I (A.) <&>
B = f fe (A.) I (A.) dk
23
donde A, es la longitud de onda.
Los valores negativos en la curva r significan que para obtener un igualamiento es
necesario añadir el color primario rojo en el muestreo monocromático en la
colorimetría. Por esta razón el espectro completo no puede ser igualado por las fuentes
aditivas de los tres colores primarios, pero esta limitación no es seria.
1.3.2 Primarios X. Y vZ
Con la transferencia de las curvas de la Figura 1.13 se puede encontrar una
transformación lineal hacia las coordenadas positivas; esta transformación es;
X = 2.7690R+ 1.7518G+ 1.1300B
Y=1.0000R + 4.5907G+0.0601B
Z = O.OOOOR+ 0.0565G + 5.5943B
Esta transformación tiene una propiedad interesante; que Y es la hnnmosidad de las
fuentes monocromáticas, mientras que X y Z tienen O de luminosidad. Una muestra de
los valores xs yy y z se dan en la Figura 1.14. Note que la curva (j>) de luminosidad
tiene la misma forma de la función de luminosidad en la Figura 1.4,
Asociados con los valores x, y, y z están colocados un grupo deprímanos artificiales
(o no físicos) X, Y, y Z. Para igualar una fuente de luz de ancho de banda continuo
versus energía, representada por una función I (X), las cantidades requeridas de los
primarios X, Y y Z se calculan con las siguientes integrales:
Donde A, es la longitud de onda.
« 0.4i
400 450 500 550 600 650 700 750longitud de onda (nm)
Figura 1.13 Valores de los estímulos para un espectro de igual energía.
<»o
1.6
1.4
1.0
0.3
0.6
0.4
0.2
I
400 480 560 640longitud de onda (nm)
700
Figura 1.14 Valores de los estímulos del CIÉ de los colores primarios XYZ no físicos.
Los primarios no físicos son matemáticamente transformaciones para prevenir números
negativos. Mientras ellos no puedan existir como fuentes de luz, lo pueden hacer como
señales eléctricas. Usando los primarios no físicos, podemos definir cualquier fuente de
luz medíante dos cantidades, x y y, tal que:
25
XX+Y+Y
7X + Y + Z
La tercera cantidad z — Zl (X+Y+Z) es redundante.
1.3.3 Diagrama de Cromado
El plano de x y y para todas las ñientes de luz, incluyendo fuentes monocromáticas3 es
el diagrama de cromado (Figura 1.15). Todos los colores quedan dentro de la línea del
espectro de la Figura 1.15. La carta de cromado es la norma que a través del mundo
representa el método del color.
0.9OO
PRIMARIO ESPECTRAL DE VERDE (516.1 nm]
550
555
O.IOOÍW '/0.200 0-300 0.400 0.50O 0.600 C7GO 0.800
Figura 1.15 Diagrama de Cromado
26
El diagrama de cromado muestra el tinte y la saturación de los colores. El tinte describe
la naturaleza intrínseca del color., por ejemplo: rojo, verde, cían, púrpura, etc. La
saturación es una medida de la intensidad del color, como por ejemplo su calidad
vivida. Los colores desaturados son lavados o blanqueados. El tinte varía sobre el
diagrama de cromado con el ángulo medido en el punto blanco (iluminación C) con el
vértice. La saturación se mide por la distancia radial desde el punto blanco al centro de
la carta.
1.3.4 Normas Primarías para la Televisión
Desde los colores primarios usados en la reproducción de la televisión a color como el
fósforo que no es monocromático, se deben especificar normas adicionales. En las
normas de Estados Unidos, en televisión a color la FCC especifica las coordenadas (x,
y), tomando como primarios el rojo, verde, y azul (basado sobre prácticas en fósforo)
como:
x y
Rojo , 0,67 0,33
Verde 0,21 0,71
Azul 0,14 0,08
Los primarios, mostrados en la Figura 1.15, forman un triángulo que bordea la gama
cubierta por los sistemas de color. Las transformaciones para obtener los primarios X,
Y, y Z para la televisión a color, se basan en la FCC y son:
27
X = 0,608R+ 0,174G+ 0,200B
Y = 0?299R + 0,587G+ 0.114B
Z = 0,OOOR + 0,0662G+ 1.112B
Los primarios X, Y, y Z? como aquellos previamente definidos, no son físicos y no
representan los colores reales. Ellos pueden representar señales eléctricas reales, pero
deben ser eléctricamente transformados (usando un dispositivo eléctrico análogo de
transformación de ecuaciones) a señales R, G, y B antes de ser mostradas.
La Figura 1.16 muestra los valores de los colores primarios en el sistema FCC. Desde
la ocurrencia de valores negativos, un igualamiento exacto requeriría una cámara de
televisión a color con seis tubos de cámara, pero tales cámaras no se usan en la
práctica. En lugar de ello., se colocan todos los valores positivos tomando los primarios
usados. Una colocación típica de tales primarios usados se ilustra en la Figura 1.17. Las
cámaras también se construyen con un canal de luminancia y un canal de dos colores.
Las sensibilidades típicas para tales cámaras se ilustran en la Figura 1.18.
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<L>
° n R>•
-0.4
-
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-
-
-
-
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l \
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\
A\\v y"^ ,
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\ '\YA/ \ \
I I I
\
i i i400 480 560 640 700
longitud de onda (jim)
1.6
1.4
» 1-2o
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0.4
03.
0
- azulr
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r
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\
,(/ i V
verdes~\
i>A
rojo
\ \
\N
400 460 520 580 640 700longrtud de onda 0~nrO
Figura 1.16 Valores primariosRGB de laFCC Figura 1.17 Sensitividad prácticaRGB
28
1.8
1.6
1.4
o1 1.0cu» O.SQJ
•§ 0.6
0.4
0.2
O
azul
*s
rojo
400 480 560 640 700longitud de onda (nm)
Figura 1.18 Sensitividades prácticas RYB
1.3.5 Normas Americanas fNTSQ en Sistemas de Color
Un burst de menos de 8 ciclos en la frecuencia de cromado de la subportadora ocurre
durante cada período de borrado horizontal después del pulso de sincronización de línea
y en menos O.OQ6H desde el arrastre del flanco de ese pulso al último hasta no más que
Q.125H desde el nivel principal, y su amplitud pico a pico alrededor de 0.90 desde el
nivel de borrado hacia 1.1 veces la diferencia entre los niveles de los pulsos de
sincronización y el nivel de borrado. El burst de color es omitido durante el período de
borrado de campo.
La tabla 1 lista las características de los sistemas de color americanos (NTSC).
29
Tabla 1. Características délos Sistemas de Televisión a Color.
Características de rastreo y vídeo
Número de Líneas por cuadro (encuadre) 525
Frecuencia de campo, campos/segundo 59.24
Entrelazamiento 2:1
Frecuencia de cuadro (encuadre), imágenes/segundo 29,27
Frecuencia de línea, líneas/segando 15,734.264
Tolerancia, líneas/segundo , ± 0.044
Aspecto de relación, ancho/alto 4:3
S ecuencia de rastreo, línea Izquierda a derecha
Campo , , Arriba hacia abajo
Capacidad del sistema para operar independientemente de la
frecuencia de alimentación Si
Gamma aproximado de la señal de imagen 0.45
Ancho de banda nominal de vídeo, MHz 4.2
Frecuencia de cromado de la subportadora Mhz 3.579545
Tolerancia, Hz ±10
CAPITULO II
2. DISEÑO E DVEPLEMENTACION DE LOS CIRCUITOS EMPLEADOS
2.1 DIAGRAMA DE BLOQUES DEL DISPOSITIVO DISEÑADO
2.1.1 Diagrama de bloques
SEÑAL DEVIDEO
MODULADA
SEÑAL DEVIDEO
Figura 2.1 Diagrama de bloques del dispositivo diseñado
2.1.2 Detalle de los bloques
Como se puede ver en la Figura 2.1, el módulo generador de sincronismos es el más
31
utilizado en nuestro dispositivo, debido a que éste genera las señales necesarias para
coordinar todas las salidas respecto al video presentado. Este bloque permite el control del
video a ser presentado en pantalla.
El módulo generador de cuadrícula, se hace necesario para fijar una escala determinada en
la pantalla, de manera que se puedan realizar mediciones de las ondas presentadas, tanto en
amplitud, como en tiempo.
Los módulos generadores de caracteres presentan la escala seleccionada de voltaje para
cada uno de los canales y una sola escala de tiempo, puesto que para los dos canales, es la
misma. Este bloque también controla la posición en la que los caracteres serán desplegados
en la pantalla.
La tarjeta de adquisición de datos, realiza un control de amplitud de las señales de entrada,
mediante amplificadores, atenuadores y un recortador, de manera que se obtenga una señal
estable y acorde a los requerimientos del conversor análogo-digital. En estos circuitos se
tiene los controles de offset de la señal para que las mismas puedan ser desplazadas en
sentido vertical, mediante ajustes externos. A la salida de esta tarjeta se obtienen los 8 bits
de conversión necesarios para el control en el módulo procesador de datos, así también se
tiene las habilitaciones de las escalas de amplitud para el módulo generador de caracteres.
El módulo generador de escalas de tiempo proporciona las frecuencias necesarias para
sincronizar el muestreo de los datos (Tarjeta de adquisición de datos), con la grabación de
los mismos en las memorias (módulo procesador de datos). Estas frecuencias están
32
directamente relacionadas con las escalas de tiempo. Aquí también se tiene las
habilitaciones necesarias para la escala de tiempo correspondiente.
El módulo procesador de datos genera la matriz de video en las memorias, que corresponde
a la señal que será visualizada en pantalla. Manejando las direcciones de Is memorias como
filas y columnas de nuestra matriz. Este módulo realiza el borrado de las memorias,
grabación de datos y despliegue sincronizado de los mismos en pantalla.
El módulo de salida de video, en realidad representa dos módulos que se implementaron en
una sola tarjeta., el sumador de video, el cual permite la unión de todas las señales de video
en una sola línea, que pasará a ser sumado con los sincronismos y el borrado, para obtener
la señal compuesta de video, que ingresará a una televisión cualquiera por la entrada de
video.
El circuito modulador también consta en el mismo módulo de salida de video, pero se lo ha
colocado como otro bloque, ya que cumple una función diferente, que es la de suministrar
una portadora a la señal compuesta de video, para poder acoplar nuestro dispositivo a una
televisión cualquiera por la antena.
2.2 MODULO GENERADOR DE SINCRONISMOS
El módulo generador de sincronismos suministra las señales necesarias para poder manejar
un monitor o pantalla de video bajo formato NTSC (525 líneas); tales como: Sincronismo
compuesto, Borrado compuesto, y otras adicionales como: Señal de Borrado Horizontal, la
33
1Señal de Sincronismo Horizontal y la Señal de Campo par o impar, todas éstas con sus
respectivos complementos.
Este circuito se compone básicamente de las siguientes secciones:
- Circuito generador de reloj.
- Circuito generador de señales LOAD y CLEAR.
- Circuito generador de sincronismos.
2.2.1 Circuito generador de reloj
7-4LSQ4
200
_4 5
14.31S1S MHs
7-4LS04
s SALIDA DE LA SEÑAL DE
RELOJ DE 14.31818 MHz
CRISTAL
Figura 2.2 Circuito generador de reloj
Este circuito suministra la señal de reloj necesaria para el funcionamiento del CI LM1882
(Circuito integrado generador de sincronismos programable). Consta de un cristal de
14.31818 MHzy el cual es comúnmente utilizado en aplicaciones de video, en una
configuración con inversores (CI 74LS04) ya que presentan una impedancia de entrada alta,
34
favorable para la realimentación y la oscilación., además se utiliza una resistencia limitadora
de 200 ohmios. La configuración básica del circuito se muestra en la Figura 2.2.
Se ocupa un cristal ya que la frecuencia que necesitamos generar debe ser lo más estable y
precisa posible.
2.2.2 Circuito generador de señales LOAD y CLEAR
Este circuito proporciona las señales LOAD y CLEAR indispensables para que el CI
LM1882 se inícialice y empiece a generar los sincronismos.
Consta básicamente de un comparador de voltaje en base a un operacional (CI uA741) y
dos circuitos monoestables ( CI 74LS123). El amplificador operacional (AO) compara el
voltaje de carga de un condensador con respecto a un divisor de voltaje; cuando se supera el
umbral de voltaje del divisor (aproximadamente 2 Voltios) se tiene en la salida del AO un
nivel alto, ya que la comparación ingresa por la entrada no invertida, ésto nos da una
transición de un nivel bajo a un nivel alto con un retardo de tiempo luego del encendido y
con una permanencia estable, independiente de los transitorios de la fuente que nos darían
redisparos indeseables en los circuitos monoestables que son alimentados con esta señal.
Después de esta transición, que se da aproximadamente a 1 segundo del encendido del
aparato, se le toma como disparo del primer monoestable que nos genera el pulso de
CLEAR, la transición ingresa por la entrada no inversora del primer monoestable (pin 2 del
CI 74LS123), mientras que la entrada inversora (pinl) es puesta a tierra, debido que el
ancho del pulso no es relevante, experimentalmente se tomó una resistencia de 10 Konmios
y un condensador de 10 uF.
La salida del monoestable se alimenta al pin 9 del CI LM1882 y también sirve como
disparo del segundo monoestable, que en este caso se dispara con la transición negativa, es
decir ingresa la señal por el pin 9 , mientras que el pin 10 está en un nivel alto. El ancho del
pulso tomado íiie el mismo que en el primer monoestable, con los mismos valores de
resistencia y capacitancia.
La salida del segundo monoestable se la usa como señal de LOAD, pero tomando la salida
complementada y se alimenta al pin 17 del CILM1882.
El circuito que proporciona las señales LOAD y CLEAR indispensables para el
funcionamiento del circuito integrado que genera los sincronismos (C.I. LM1882), se
muestra en la Figura 2.3.
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l.S K 5.S K
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13
A
S
12
Figura 2.3 Circuito generador de las señales LOAD y CLEAR
36
Se utiliza este circuito porque las señales de CLEAR. y LOAD deben cumplir una secuencia
determinada en forma automática en el encendido (Figura 2.4).
Figura 2.4 Secuencias predeterminadas para las señales LOAD y CLEAR
2.2.3 Circuito generador de sincronismos
Este circuito básicamente está constituido por el CI LM1882 para que funcione en su
configuración de cableado por default en modo ISÍTSC, inicializado por las señales de
CLEAR y LOAD generadas mediante los circuitos anteriormente explicados y utilizando
una frecuencia de reloj de 14.31818 MHz, Este circuito es la base para la obtención de
todas las señales necesarias para nuestro trabajo. La configuración básica se muestra en la
Figura 2,5.
Debido a que en el resto de nuestro trabajo se necesitan las señales complementadas, en
esta sección se añadió un bloque de inversores para obtener las mismas.
NOTA: Para información adicional refiérase al capítulo introductorio o a los anexos.
37
vcco
LOAD
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i 4r s, e
78
1 3L 10
RELOJ
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LM1SSH
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1913 '17161514131211
14.31313MHZ
CAMPO PAR/IMPARSINCRONISMO HORIZONTALSINCRONISMO COMPUESTOBORRADO HORIZONTALBORRADO COMPUESTO
Figura 2.5 Configuración de cableado por default RS-170
El módulo completo, con la unión de todos los circuitos anteriormente detallados, se
muestra en la Figura 2.6,
En la Figura 2.7 se muestra el diseño del circuito impreso para el módulo generador de
sincronismos.
GENERADOR DE SINCRONISMOS
p-JaAcnocMagit
Figura 2.7 Circuito impreso del módulo generador de sincronismos
38
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2.6
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17,
1999¡S
hL*a
t
2.3. .MODULO GENERADOR DE CUADRICULA
Debido a que en todo osciloscopio es necesario tener visualizada una cuadrícula de
referencia para las mediciones de las distintas señales, se utiliza este módulo, que consta
básicamente de las siguientes secciones:
- Circuito generador de líneas horizontales
- Circuito generador de líneas verticales
23.1 Circuito generador de líneas horizontales
PANTALLA DE TELEVISIÓN
PARTE SUPERIOR PELA PANTALLA QUE SE PIERDELINEAHORIZONTAL
Figura 2.8 Líneas horizontales presentadas en la pantalla
40
La pantalla de un osciloscopio se encuentra dividida en 8 secciones horizontales., las que a
su vez se encuentran, divididas una de otra, mediante una línea horizontal, por lo que en la
pantalla se deberían divisar 9 líneas horizontales; pero en la práctica esto no se da, puesto
que en una televisión se pierden algunas líneas en la parte superior de la pantalla, es decir,
que de las 262.5 líneas por campo que en teoría se tendría, en la práctica no todas estarían
en capacidad de ser usadas.
En la Figura 2.8 se muestra el número de líneas horizontales que se visualizarán en la
pantalla de la televisión.
Para el presente caso, la pantalla de televisión debe ser dividida en 8 secciones horizontales
y ya que se cuenta con 262.5 líneas por campo, cada sección deberá estar formada
aproximadamente por 32 líneas; para poder conseguir este número de líneas debemos
utilizar un contador módulo 32 y para la graficación de la línea divisoria entre cada sección
se utiliza un monoestable.
De acuerdo a la explicación anterior este circuito está formado por un contador de líneas de
barrido horizontal que se obtiene de la señal de Borrado horizontal (ya que se dispara con
los flancos negativos) proveniente del módulo generador de sincronismos, habilitándolo
para un solo campo mediante la señal proporcionada por el CILM1882 para este efecto. El
contador es un CI 74LS393 que contiene a su vez dos contadores módulo 16. Como se tiene
262.5 líneas por campo, y si se desea obtener aproximadamente 8 secciones en la pantalla
en sentido horizontal, se deberá tener una señal que nos dé el conteo cada 32 líneas., es decir
un contador módulo 32, lo que se obtiene tomando como entrada del reloj del segundo
41
contador la salida más significativa del primero. Tomamos la salida QA (primera salida)
del segundo contador (pin 11 del CL 74393), debido a que vamos a disparar los
monoestables que nos dan el ancho de pulso con las transciciones negativas de esta salida y
es la que nos da la división requerida de nuestra pantalla.
El ancho de la línea horizontal de la que se obtiene la división entre secciones es manejado
mediante un monoestable disparado por la transición negativa de QA (salida menos
significativa del segundo contador), este ancho está determinado por la fórmula (1).
t = m2*Rext*Cext fórmula (1)
El tiempo de duración de este ancho de pulso debe ser aproximadamente igual al tiempo de
duración de una línea de barrido (63 useg), y asumiendo una capacitancia de 47 nF, se
obtiene una resistencia de 2 Kohmios aproximadamente, la que por efectos de calibración
se reemplaza por un potenciómetro de 10 Kohmios.
2.3.2 Circuito generador de líneas verticales
En un osciloscopio la pantalla se encuentra dividida en 10 secciones verticales, las que a su
vez se encuentran divididas una de otra mediante una línea vertical, por lo que en la
pantalla se debería poder divisar 9 líneas verticales., pero como en el caso de las líneas
horizontales una parte de video se pierde al lado derecho e izquierdo de la pantalla. En la
Figura 2.9 se muestra la forma en que aparecerán las líneas verticales en la pantalla.
PANTALLA DE TELEVISIÓN
UJoLU0.UJ00LU
CíoILJQ;>•LUQ¿fQ
UJ
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00LU
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3:
UUJ
LUQ
-o
1
LINEA
^ VERTICAL
Figura 2.9 Líneas verticales presentadas en pantalla
Para poder obtener las 9 líneas verticales se ha diseñado un circuito aestable basado en el
CI 74LS123, disparados por las transiciones positivas de la señal de borrado horizontal
proveniente del módulo generador de sincronismos y que en forma básica tiene la
configuración que se presenta en la Figura 2.10,
1-4
\" tCl
HORIZONTAL1s~
— d
VCC
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y R2 -y- C2
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CEXT
REXTXCE^CT
P QBCUR Q7-4US123
B
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REXTVCEXT
1=) OBCLR O
7 LS123
13 BARRAS V
A
S
12
Figura 2.10 Circuito aestable generador de líneas verticales
43
La habilitación o señal de disparo está dada por la entrada no inversora del primer
monoestable, el que da el tiempo de funcionamiento del aestable durante cada línea de
barrido horizontal. Se tiene dos tiempos que conforman el período del aestable (ÍWA, tws),
(ver Figura 2.11).
Se necesita que el aestable se presente durante el barrido horizontal (63 us), y que se
dispare 10 veces durante el barrido horizontal, por lo que el tiempo de duración del
semiperíodo será de 6.3 us aproximadamente, debido a que no es necesario que los
semiperíodos sean iguales y por criterio de diseño, se toman los siguientes valores de
capacitancia:
Cl = 680 pF
C2 = 200 pF
con lo que si aplicamos la fórmula (1), obtenemos valores de resistencia de 3.7 Kohmios y
12,7 Kohmios, pero por efectos de calibración y para poder aumentar o disminuir el
número de líneas verticales se reemplazan estos valores por potenciómetros de 20
Kohmios.
Las líneas verticales en sí son dadas por las transiciones positivas de la salida del aestable
anterior y que se alimentan a un monoestable para dar el ancho de las líneas verticales que
en nuestro caso es fijo y viene dado mediante una resistencia de 1.5 Kohmios y un
condensador de 68 pF3 calculados mediante la fórmula (1).
En la Figura 2,11 se presenta el análisis de tiempo del circuito anterior.
44
BORRADO HORIZONTAL
SALIDA DEL AESTABLEQA
VWB
Figura 2,11 Análisis de tiempo del circuito generador de líneas verticales
Como una ventaja adicional se realizó un circuito que genera un cursor que puede estar a
disposición o no del usuario dependiendo de la utilidad que se dé a éste. Este cursor es una
barra vertical que tiene la capacidad de desplazarse todo el ancho de la pantalla.
Este circuito se basa en dos monoestables, el uno disparado mediante la señal de borrado
horizontal a una distancia del inicio de línea controlada mediante un potenciómetro de 20
Kohmios y un capacitor de 20nF. El segundo monoestable controla el ancho del cursor
mediante un potenciómetro de 10 Kohmios y un condensador de 47 pK Esta salida no se
encuentra habilitada, ya que no tiene una utilidad relevante.
El gráfico del módulo generador de cuadrícula con la unión de todos los circuitos
detallados anteriormente se muestra en la figura 2.13.
En la Figura 2.12 se presenta el análisis de tiempo del módulo generador de cuadrícula, con
45
el que se explica un poco mejor el ñmcionamiento de éste.
BORRADO HORIZONTAL
SALIDA DEL AESTABLE
SALIDA DEL MONOESTABLE
>ll-
ANCHO DE PULSOC = ANCHO DE LINEA VERTICAL)
Figura 2.12 Análisis de tiempo del módulo generador de cuadrícula
El diseño del circuito impreso del presente módulo se presenta en la figura 2.14.
Figura 2,14 Circuito impreso del módulo generador de cuadrícula
46
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NERADO
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March 11, 1999(Sheet
1 oT
1
2.4 MODULO GENERADOR DE CARACTERES
Debido a que la mayoría de osciloscopios dispone de 2 canales (A y B) para observar las
ondas de entrada hemos diseñado dos módulos generadores de caracteres, uno para cada
canal. A continuación se va a detallar el circuito completo del módulo generador de
caracteres para el canal B y posteriormente se anotarán las diferencias entre este módulo y
el del canal A.
2.4.1 Módulo generador de caracteres para el canal B
En este módulo se han generado los caracteres tanto para las diferentes escalas de voltaje
para canal B, como para las escalas de tiempo que posteriormente especificaremos, ya que
sea cual fuere el canal que está habilitado, la escala de tiempo debe ser única. La
generación de caracteres para la escala de tiempo puede hacerse una sola vez y en
cualquiera de los dos módulos, por esta razón la hemos incluido dentro de este módulo.
Un oscilador de cuarzo es la base de la estabilidad y de la precisión de la frecuencia de la
señal de barrido para la generación de caracteres. Este oscilador está realizado con dos
inversores lógicos., un cristal de 4 MHz y una resistencia que limita la disipación del cristal.
Para poder hacer más lenta, y por lo tanto obtener caracteres más anchos, y que la escala
sea más visible, mediante un contador, se ha dividido sucesivamente para 2 la frecuencia de
4 MHz hasta obtener frecuencias de 250 KHz,125 KHz y 62.5 KHz.
48
Las 2 primeras frecuencias (250 y 125 KHz) sirven para controlar el C.I. 74139 que es un
decoder de 2 a 4 líneas, del mismo que obtenemos una secuencia de pulsos en las 4 salidas,
los mismos que mediante una suma lógica con la frecuencia de 62.5 KHz nos dan las
señales de control para la carga de datos en cada uno de los registros de desplazamiento
(pin 1 del CI74165), además de estas señales en los registros de desplazamiento se tiene un
control adicional en el pin 2, que es la señal de reloj de 4MHz para el desplazamiento bit
por bit en forma serial y en el pin 15 con la señal invertida de 62.5 KHz, esto para que
durante el tiempo en que los registros se encuentren cargando datos no exista
desplazamiento, y luego una vez que están cargados exista el tiempo necesario para
desplazar todos los 32 bits que forman el mensaje por cada línea de video. En la figura 2.15
se muestra los diferentes diagramas de tiempo mencionados anteriormente.
Los datos provenientes de la memoria y que conforman el mensaje, ingresan en forma
paralela a todos los registros de desplazamiento, que se cargan independientemente de
acuerdo a las señales de control antes mencionadas, de manera que los 8 primeros bits que
salen de las memorias se cargan en el último registro de desplazamiento y así el resto en
forma consecutiva, esto se debe a la forma en que se encuentra grabada la codificación de
los datos de nuestro mensaje en la memoria y que se explicará posteriormente. Es así que el
bit menos significativo será el último en desplazarse, esto se debe a que cuando barra una
línea de video, los datos deberán salir desde el bit más significativo hacia el menos
significativo. Los registros de desplazamiento se encuentran conectados en cascada, es
decir la salida serial de uno de los registros se conecta a la entrada serial del siguiente.
49
íz jummmMMJu™Reloj/16]
Reloj/32]
Reloj/eTL
Salidas del Decoder 2-4 (Cl 74139)
YO ] |
Y1 f
Y2 ~
Señales de control de carga de los registros de desplazamiento (CI74165)
Sjl_4
S/L3
SÍL2
SíL1
Señal de habilitación clock inhibit de los registros de desplazamiento (pin 15 del Cl 74165)
Figura 2.15 Diagramas de tiempo para la carga y desplazamiento de los datos en los
registros de desplazamiento
En la memoria se encuentran almacenadas las diferentes escalas codificadas en base a una
matriz 7x5, y nuestro mensaje total estará formado por 8 filas y 32 columnas, la necesidad
de aumentar una fila más, es para tener una separación entre mensajes y para facilitar el
control de las diferentes direcciones de memoria. Hemos optimizado como mínimo 32 bits
para la codificación por línea, por lo que se utilizó 4 registros de desplazamiento de 8 bits.
La codificación de las escalas está hecha en base a los diferentes niveles que deben
presentar en la señal de vídeo (O ó 1). En la Figura 2,16 se presenta, a manera de ejemplo.,
50
la codificación de dos escalas cualquiera grabadas en la memoria, una de voltaje y otra de
tiempo, el resto de escalas siguen el mismo procedimiento.
Observando la figura 2.16 y tomando como ejemplo los primeros 8 bits de la primera línea
de la escala de voltaje se tiene que el orden de salida de los bits en el registro de
desplazamiento es desde el más significativo hacia el menos significativo, es decir:
OE
MSB LSB
0 0 0 0 1 1 1 0
Dirección dedesplazamiento
CODIFICACIÓNHEXADECIMAL
OEOD101C110D1052110D1091110CH111•110D1211116CA412OE6C4Q1C00000000
SEÑAL BINARIA
ooooOOO*OOO*ooo*ooo*ooo*oooooooo
•••oooo*ooo*ooo*ooo*ooo*•••ooooo
ooooooooooooooooooooo**oo**ooooo
•*o*•*o*•*o*• *O*é*o*•*oo••oooooo
ooo*ooo^ooo^ooo^ooo^•0*0o^oooooo
ooooooooooooooo*00*00*00oooooooo
0000o^ot•oo*ooo*ooo*ooo*ooo*oooo
••oooo^oooo*ooo^ooo^oo^o• •oooooo
F9C0000182200011822F1C27F22AA049OA2A9889OA2A8509F1CAB80700000000
oooooooo 0*000
ooo
•í*>ooo*o*0oo
0*00*0
•0*0oooooooooooooooooooooooooooooooo
oo***ooooooooooooooooooooo*ooooo*ooo*oooooooooooooooo*ooo*ooooo
ooo
'OOO*O****OOO***OOOO*OO>OOO'OOO
•0*000000*00•oo•oooooooooooooooooooo
•oo*•oo*•oo*
Figura 2.16 Ejemplos de codificación de las escalas
51
Los datos de los códigos hexadecimales de las diferentes escalas de voltaje fueron grabados
en orden secuencial a partir de la dirección OOOOH. Las 2 primeras líneas de dirección (AO
y Al) son las que controlan 4 localidades de memoria en donde se encuentran grabados los
32 datos de cada línea del mensaje separados en 8 bits, estos controles provienen de la
frecuencia de reloj/16 y de la frecuencia de reloj/32, esto se debe a que es necesario tener
sincronizada la carga de los registros de desplazamiento con la salida de datos de la
memoria. Las siguientes 3 líneas (A2, A3, A4) son un puntero de línea que nos da la
información de cual es la línea a ser barrida, y en la que se obtiene el bloque completo de 8
líneas del mensaje, estos controles se tienen mediante un contador de las líneas de barrido
horizontal, es decir, la señal HBLK del generador de sincronismos como una señal de reloj
para el contador. Para encerar el contador a cada inicio del barrido para la primera linea se
toman señales de habilitación generadas en base a un monoestable lo que nos ayudarán
también a la ubicación del mensaje en la pantalla.
Todo lo mencionado anteriormente únicamente nos sirve para obtener un mensaje
determinado, pero para seleccionar las diferentes escalas grabadas es necesario usar las
siguientes 3 líneas de dirección de la memoria (A5, A6, A7) como punteros del mensaje.
Debido a que existen 7 mensajes y se tienen 8 posibilidades de direccionamiento, se grabó
como un octavo mensaje únicamente ceros. Las 3 líneas de dirección se manejan mediante
un encoder (CI74148) de 8 líneas de entrada auna salidaBCD.
Las 7 líneas de entrada provienen de los botones correspondientes a cada escala de voltaje
y la octava línea se encuentra deshabilitada.
52
Por otra parte, los datos de los códigos hexadecimales de las diferentes escalas de tiempo se
controlan mediante las 4 últimas líneas de dirección de la memoria (A8, A9, Al O, All).
Esto se hace para tener un control independiente de las escalas de tiempo y para mayor
facilidad, pero como consecuencia se tiene que los mensajes completos no se encuentran
grabados en localidades de memoria consecutivas, sino en direcciones específicas que se
tienen en la combinación de las últimas líneas de dirección y tomando en consideración que
para estos casos el valor de las líneas que controlan las escalas de voltaje deben ser 0.
Las 4 líneas se controlan con señales provenientes de 2 encoders 74148 montados en una
configuración de 16 líneas de entrada a 4 líneas binarias de salida. Solo se ocuparán 10
líneas de entrada, ya que éste es el número de escalas de tiempo que se tiene.
La forma en que se grabó la memoria con su respectivo puntero de inicio de dirección por
mensaje se resume a continuación:
PUNTERO ESCALA
OOOOH 0.1 V/D
0020H 0.2V/D
0040H 0.5V/D
0060H 1V/D
OOSOH 2V/D
OOAOH 5V/D
OOCOH 10 V/D
OOEOH (mensaje nulo)
0100H
0200H
0300H
0400H
0500H
0600H
0700H
0800H
0900H
OAOOH
lOus/d
50us/d
O.lms/d
0.5ms/d
Ims/d
5ms/d
lOms/d
50ms/d
0.1 s/d
XVIAB
Al utilizar 12 líneas para el manejo de las escalas, la memoria que se utilizará es la EPROM
2732 (4Kbits x 8) que cumple con la capacidad deseada.
Para la ubicación en la pantalla se han utilizado 2 monoestables para los posicionamientos
horizontales de las escalas de voltaje y tiempo, y otro monoestable que crea una franja de
habilitación en cualquier posición vertical de la pantalla, que mediante circuitería lógica
crea una región en donde se presentará el mensaje.
Para que exista una alternabilidad en la salida de los mensajes de voltaje y de tiempo, se
debe controlar la entrada de direcciones de la memoria, es decir, que cuando estén
habilitadas las escalas de voltaje, las líneas de dirección para las escalas de tiempo deben
estar en O y viceversa, esto se logra mediante 7 multiplexers 2 a 1 (2 C.I 74157);
controlados mediante la señal proveniente de los monoestables que nos dan las franjas de
habilitación para cada mensaje. Para el primer 74157, que controla las escalas de voltaje,
cada una de las primeras entradas de los mux (la que se habilita con 0) está conectada a las
54
direcciones, mientras que las que se habilitan con 1 se encuentran conectadas a OL. Para el
caso del segundo 74157 se tiene lo contrario, es decir., las entradas que se habilitan con O se
encuentran a OL y las que se habilitan con 1 están conectadas a las direcciones.
La señal de vídeo con el mensaje a ser presentado se obtiene mediante la multiplicación
lógica de la señal proveniente de la salida de los registros de desplazamiento con la franja
de habilitación de mensaje, que se lo hace mediante una compuerta AND.
El diagrama esquemático de este módulo se presenta en la Figura 2.17, mientras que el
gráfico del circuito impreso se presenta en la Figura 2.18.
DE CWWCTERESCANALS
Figura 2.18 Circuito impreso del módulo generador de caracteres para el canal B
2 A2 Módulo generador de caracteres para el canal A
Esta circuitería es la misma que la descrita en el módulo anterior con la diferencia que se ha
eliminado la escala de tiempo, ya que es común para los dos canales, por lo tanto, se
elimina todo lo que se utilizó para el control de las escalas de tiempo., es así que se redujo el
número de escalas a ser grabadas en la memoria y por lo tanto, la capacidad de la misma,
siendo necesario únicamente una EPROM 2716 (2 Kbits x 8).
El diagrama esquemático de este módulo se presenta en la Figura 2.19, mientras que el
gráfico del circuito impreso se presenta en la figura 2.20.
GENERADOR DE CARACTERES
CAN AL A
Figura 2.20 Circuito impreso del módulo generador de caracteres para el canal A.
57
CIRCUITO GE
CONTROL DE
2.5. TARJETA DE ADQUISICIÓN DE DATOS PAPA LOS CANALES A Y B
2.5.1 Circuito de atenuación
Como es necesario que la señal de entrada tome un valor específico y constante,
dependiendo de la escala seleccionada, se requiere un circuito que atenúe las señales de alto
valor y amplifique las de bajo valor.
En esta sección se encuentra nuestra limitante en frecuencia, ya que utilizamos
amplificadores operacionales cuyo ancho de banda es bajo, pues a frecuencias mayores de
100 kHz empieza una atenuación dada por las características de los mismos. Se acordó
mantener dichos operacionales puesto que satisfacen lo estipulado en la declaración del tema
de tesis de aceptar señales de hasta 50 kHz. Como trabajos posteriores se podría rediseñar
esta sección para aumentar el ancho de banda con operacionales que respondan a más alta
frecuencia.
Para el circuito de atenuación, se utilizó la configuración de un amplificador de ganancia
negativa como se muestra en la Figura 2.21.
Rf
Vi RaO-
Vo
-o
Figura 2.21 Circuito amplificador o atenuador típico diseñado con operacional
59
; : - ; " : ' J ' " " ' ' ; : í •" " ' " ' ' r ^ " ^ 1 - * * " -l;--' ' ^ - - -
en donde:
Vo = -(Rf/Ra)*Vi
con lo que la ganancia fue controlada en base a Rf, es decir, si ésta es mayor que Ra, el
circuito amplifica en las escalas más bajas, y si Rf es menor que Ra el circuito atenúa. Para
una resistencia Ra = 27 kQ. y de acuerdo a las diferentes escalas, para una salida estándar
de 0.5 Vpp, se obtuvo el siguiente cuadro de valores:
Escala [V/D] Rf[Q]
0.1
0.2
0.5
1
2
5
10
16.5 k
8.42 k
3.382 k
1.66 k
842
340
170
Debido a que se tienen 7 escalas de voltaje, para cada una de ellas, debe haber un circuito
atenuador que baje el voltaje de entrada, sea cual sea su valor a 0,25V> para así tener un
único valor y luego hacer una sola amplificación a 2.5 V para todas ellas.
Es así que se tendrán 7 circuitos atenuadores con un solo amplificador operacional, para
que solo uno de ellos se encuentre habilitado, a la vez se utiliza una regleta de botones
dependientes uno de otro, como se muestra en la Figura 2.22.
- •'*-.* 'V*
60
Vi RaO
Figura 2.22 Circuito atenuador para cada una de las escalas de voltaje
Debido a que el conversor A/D ( C.I. ADC0820) admite únicamente voltajes de entrada de
5 Vpp, se b,a implementado un amplificador con ganancia negativa de 10., con lo que se
consigue el voltaje especificado (2.5 Vp3) además de que se logra recuperar la fase de la
señal entrante. Adicionalmente sumamos un voltaje que corrija el offset que se presenta en
el amplificador operacional.
La configuración de este circuito (Figura 2.23) es la misma que la implementada
anteriormente, pero ahora con valores de resistencias Rf = 1 KH y Ra = 100 Q. Estos
valores son seleccionados debido a la baja impedancia que presenta el amplificador
operacional a la entrada.
61
.>f?^
ViO
-5Ra
Rf
Vo
-O
_£.
Figura 2.23 Circuito amplificador por 10
La polarización aplicada a este circuito es de -¡-5 V (V+) y -5V (V~X para que la señal no
sufra recortes cuando esté a plena escala.
2.5.2 Circuito limitador de amplitud
Como un acondicionamiento posterior de la señal, se necesita un circuito que recorte la
señal entre +2.5 V y -2.5V, a manera de protección, ya que el rango de conversión del
ADC0820esde5Vpp.
En la Figura 2.24 se muestra un circuito típico limitador de amplitud. En este circuito., si la
señal de entrada tiene un valor pico menor o igual que 2.5 V, el voltaje de salida tendrá la
misma forma de onda que la señal de entrada, pero si la señal de entrada, presenta un voltaje
pico mayor que 2.5 V, a la salida de este circuito se tendrá la señal de entrada recortada a
2.5 tanto para los voltajes positivos como para los voltajes negativos.
62
¿v-
Figura 2.24 Circuito limitador de amplitud
Para comprender el funcionamiento de este circuito, primero suponemos por un momento
que no existen los diodos DI y D2, con lo cual el circuito se transforma en un amplificador
inversor, es decir:
Vo = -Vs(R2/Rl)
Cuando Vs = OV, el voltaje VI es positivo y tiene la siguiente expresión:
Vl=Rb*V-f/(Ra+Rb)
Este voltaje polariza al diodo DI inversamente, por lo tanto se abre. De igual forma D2
se polariza inversamente puesto que V2 es negativo y tiene la siguiente expresión:
= -Rb*V-/(Ra+Rb)
63
Si DI y D2 no conducen el circuito se encuentra en la región lineal, es decir:
Vo = -Vs*(R2/Rl)
Cuando Vs es distinto de O V, si Vs se incrementa, entonces Vo crece negativamente y se
observa que V2 es aún más negativo, por lo tanto D2 sigue en polarización inversa. Además
si Vo crece negativamente VI se hace negativo, y por consiguiente obliga a DI a conducir.
El circuito equivalente a la salida del amplificador operacional es el que se muestra en la
Figura 2.25.
Vs
1
R1
i 1 «
~ R1//R2 [I
D1
R2
1 '
r-r
D2
iV1
i
V
]1
'
I,v
]\+
Ra
M
r\b
Rb
2
Ra
/
Vo
4
Figura 2.25 Circuito equivalente a la salida del amplificador operacional
= Vl*(Rb//K2)/Ra
i&K^tiQ^^ -^SB»
Dado que Rb « R25 condición válida para el limitador de amplitud,para que el voltaje de
salida quede en función de Rb y Ra, y R2 no influya. Entonces;
Cuando DI conduce se tiene:
Vs/Rl = - Vp/Ra//Rb cuando Vo = Vl*Rb/Ra
Por lo tanto:
Yo = -Vs*(R2//Rb)/Rl
válido a partir de:
Vo=Vl*Rb¿Ra
Del análisis anterior se desprende que el amplificador tiene dos ganancias:
Cuando Vs es pequeño la ganancia es A = R2/R1
Cuando Vs es grande la ganancia es A = (R2//Rb)/Rl
En la Figura 2.27 se dibuja la relación de transferencia Vo en función de Vs, mientras que
el voltaje Vo en función de t se presenta en la Figura 2.26.
Para poder obtener el recorte a 2.5V y -2.5 V necesarios para la protección del dispositivo,
es indispensable polarizar este circuito con voltajes de +12V (V+) y -12 V (V-).
65
Vo
Ra
Vo
BLV1Ra
Ra
Vs
Figura 2.26 Vo en función del tiempo Figura 2.27 Relación de transferenciaVo en función de Vs
2.5.3 Circuito sujetador
Con el circuito anterior conseguimos limitar la señal dentro de un rango que va desde -2.5
V a 4-2.5 V3 pero ahora es necesario que el nivel de OV se eleve en 2.5 V, para esto
utilizamos un amplificador con ganancia 1 y que a la entrada se acople una componente de
continua de 2.5 V, para lo cual se usa la configuración que se presenta en la Figura 2.28.
A la salida de este circuito se tiene la señal ya acondicionada que se acoplará al conversor
A/D con la certeza de que siempre se encontrará en un rango de O a +5 V que es lo que se
requiere.
Este circuito se polariza a 12V (V+) y -12V (V-)3 debido a que en un circuito integrado
existen 2 operacionales y la polarización de ambos debe ser la misma.
66
+12Rf
+2.5
0-
-254-
ViRa
V+
rVo
0+s
_£_<+2.5
O-
Figura 2.28 Circuito sujetador
2,5.4 Conversión analógíca-digital (C.I. ADC08201
CSLOW
RDLOW
WR*
ÍÑT
DBO-DB7
Figura 2.29 Diagramas de tiempo para modo de operación Stand-Alone
La salida de la circuitería anterior se alimenta mediante un choque de RF a un conversor
análogo - digital ABC 0820, que está controlado de acuerdo a las escalas de tiempo a
diferentes frecuencias, las que ingresan en forma complementada a los pines 6 y 9. Por las
especificaciones propias del conversor (ADC 0820)., se escogió el modo de operación "WR-
67
KD Stand - Alone, en el cual, el pin 7 va a alto y los pines 8 y 13 van conectados a tierra.
En la Figura 2.29 se presentan los diagramas de tiempo de este modo de operación para su
mejor entendimiento.
Se debe tener en cuenta que a la frecuencia que se trabajó se produce mucha interferencia.,
y para reducir la influencia de la misma, se conectaron capacitores entre las entradas de +V
y tierra, y en el circuito impreso se creó una malla de tierra alrededor del mismo.
La Figura 2.30 presenta la conexión de las señales necesarias para el funcionamiento del
conversorADC0820.
vcc
hv\
_ Cl
CHRF
8
13
"7
12
, 11
7ND
V1N INIWR/RDY
RD NCOFL
esDB"7
DBGMODE: DBS
DB4VREF+ DBS
DBSDB1
TLC0S20OCN
3 C CLKinv,-r, c^v^i_i^noi
IB
16 nnr <-1S DUt-1 £1 ¿1 UU.yJ_^
¿\ ^
Figura 2.30 Conexión de las señales necesarias para el conversor ADC0820
El diagrama completo de la tarjeta de adquisición de datos se presenta en la Figura 2.31, y
el circuito impreso correspondiente en la figura 2.32.
68
Figura 2.32 Circuito impreso de la Tarjeta de adquisición de datos
69
•CIR
CU
ITO
LIM
ITA
DO
R
DE
A
MP
LIT
UD
Y
C
ON
TR
OL
DE
O
FF
SE
TR
1S
1:> ~
ci
1
i 8 13 7 11
U
WR/RDY
RD
_ÜC.
OFL
esDB?
DB6
MODE
DBS
DB4
VREF*
VREF-
DB3
DB2
DBl
DBO
9
^-xr
^r-.
-,619
_1_8_
17
|le15
_14
_•_<
*
IDB7 >
DB6 >
DBS >
DB4 >
DBS >
DB2 >
DBl >
DBO >
TL
CO
SS
OA
rCN
CO
NV
ER
SIÓ
N
AN
ftL
OG
ICO
-DIG
ITP
L
TA
RJ
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FIG
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A
2.3
1
Ma
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11,
1999|S
haat
12.6 MODULO GENERADOR DE ESCALAS DE TIEMPO
2.6.1 Descripción del generador
Este circuito proporciona las frecuencias de reloj necesarias para la conversión análoga -
digital utilizando el C.L ADC0820. Cuando explicamos el módulo generador de
cuadrículas, dijimos que en sentido horizontal se tienen 10 secciones, en las cuales se debe
distribuir 256 muestras, lo que corresponde aproximadamente a 25 muestras por sección.
Esto da la facilidad que cuando se barre la pantalla, cada localidad de la memoria
corresponderá a un dato muestreado, excepto para la primera escala en que el gráfico se
formará con 5 localidades de memoria por muestra. A continuación se explica,, como
ejemplo, sólo la escala más baja (10 (.is/d) y la escala más alta (0.1 s/d), debido a que para
el resto de escalas la metodología seguida para la obtención de la frecuencia de muestreo de
cada escala de tiempo, es la misma seguida para el caso de la escala más alta.
ESCALA 10
Debido al limitante puesto en el tema de tesis, la señal de entrada al dispositivo tendrá
máximo una frecuencia de 50 kHz (T = 20us)5 por lo tanto, en esta escala se necesitarán dos
secciones para formar un período completo, razón por la cual se deberían presentar 50
muestras durante este intervalo, para conseguir este número, es necesario muestrear la onda
de 50 kHz a una frecuencia de 2.5 MHz, pero esto no es posible, ya que nos encontramos
limitados a la respuesta de frecuencia del conversor A/D que es de 500 kHz máximo.
71
Analizando esta frecuencia de muestreo se ve que es necesario repetir 5 muestras para
poder granear la onda y así completar las 50 localidades de memoria necesarias para
desplegar un período de onda en la pantalla.
En la Figura 2.33 se presenta la forma en la que se visualizará en pantalla un período de 50
kHz, así como el número de muestras para este período.
5 bits/muestra
1 b"rt = 1 localidad de memoriaonda de 50 kHz maestreada a 500 kHz
Figura 2.33 Señal de 50 KHz visualizada en la escala de 10 us/d
ESCALA O.ls/d:
En este caso para obtener 50 muestras en las dos secciones y así formar la onda con 1
bit/muestra, se deberá muestrear auna frecuencia de 250 Hz, que se obtiene de divisiones
consecutivas de un reloj de 4 MEz.
En la Figura 2.34 como ejemplo se presenta el gráfico de una onda de 5 Hz visualizada en
esta escala de tiempo, así como el número de muestras durante este período. Para el resto de
72
escalas se realiza el mismo análisis.
1 bit/muestra
onda de 5 Hz muestreada a 2501 bit = 1 localidad de memoria
Figura 2.34 Señal de 5 Hz visualizada en la escala de 0.1 s/d
Para el caso de X vía B., la frecuencia de muestreo utilizada, dependerá de la frecuencia de
la onda de entrada, por lo tanto., para controlar la resolución de la figura de Lissajous en la
pantalla, es necesario variar la frecuencia de muestreo con el mismo selector de las escalas
de tiempo. A continuación se presenta una tabla que resume la frecuencia de muestreo
utilizada para cada escala:
ESCALA
10 us/d
50 us/d
0.1 ms/d
1 ms/d
5 ms/d
10 ms/d
50 ms/d
FRECUENCIA DE MUESTREO
500 kHz
500 kHz
50 kHz
25 kHz
5kHz
2.5 kHz .
500 Hz
73
0.1 s/d
XvíaB
250 Hz
Depende de la frecuencia de la señal de entrada.
La generación de estas frecuencias se la obtiene a partir de un reloj nuestro de 4 MHz
controlado por cristal, y con divisores de frecuencia como se muestra en el diagrama de
bloques presentado en la Figura 235.
1 u
— -1 M n
1 n1 &
\ú
1 n\
* &UU KnZ
b -rnn l'l l-r
^ 2->U Kl \J-
•_ ,--.^ 50 kH¿
te r- 1 1>^ 25 KHi
^ —^" 5KH¿
^^2.5 kHz
•*" 500 Hz
^ ^50 H^
Figura 2.35 Diagrama de bloques de las frecuencias a ser utilizadas
Las divisiones para cuatro y para dos se realizaron con un contador ( C.I. 74393 ) a
excepción de las últimas dos divisiones que se las hizo mediante flip flops J-K ( C.I. 7473 ).
Las divisiones por 10 se realizaron con un contador C.I. 7490 en configuración de conteo
módulo 10, interconectando la salida Qa que corresponde al contador interno módulo 2, con
la entrada B de reloj que corresponde al contador interno módulo 5, y en la salida Qd se
74
obtiene la división deseada.
Estas 10 salidas se encuentran multiplexadas mediante un C.I. 74150 controlado por los
botones de las escalas de tiempo y un encoder de decimal a BCD (C.I. 74148).
Dependiendo de la escala seleccionada se obtiene a la salida la frecuencia de muestreo
deseada y su invertida para su correspondiente aplicación en el conversón
La configuración del encoder se encuentra en el diagrama de la circuitería del módulo
completo que se presenta en la Figura 2.36, además que si se desea revisar su
funcionamiento, la explicación respectiva se encuentra en la teoría del módulo generador de
caracteres canal B. (página 48).
El circuito impreso implementado para este módulo se presenta en la Figura 2.37.
EP4>OOOpQOOr Q0OOOO
Figura 2.37 Circuito impreso del Módulo generador de escalas de tiempo
75
CIR
CU
ITO
G
EN
ER
AD
OR
D
E
RE
LO
J
AB
C
1
^-j 2
3
\-| 4
S \ 6
lc,n
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1
2.7 MODULO PROCESADOR DE DATOS PARA LOS CANALES A Y B.
La circuitería empleada para este módulo se basa en el borrado, escritura y lectura de un
arreglo de memorias RAM (UM61256 - MCM6206), que son memorias de 32kx8. Debido
a que el requerimiento de vídeo para nuestra aplicación es de un almacenamiento de 64
kbits (256 datos por fila x 256 filas)., son necesarias dos memorias para el canal A y dos
para el canal B.
Para conseguir la capacidad de almacenamiento descrito en el párrafo anterior, utilizando
las memorias RAM que se tiene a disposición (RAM 32kbytes), se implemento un arreglo
de dos memorias, en las que para obtener la línea de memoria 16 se lo hizo controlando la
entrada E de las mismas en forma complementaria, con lo que obtuvimos un arreglo de
64kbytes (Figura 2.3 8).
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Figura 2.38 Arreglo de memorias
77
Con este arreglo se obtienen 8 líneas de datos, de las cuales una sola línea es usada como
salida de vídeo (Dqo).
Para entender el funcionamiento de este módulo se presenta el diagrama de bloques de la
Figura 2.39.
En el procesamiento de los datos intervienen específicamente tres etapas: El grabado de
ceros en toda la memoria, que viene a constituirse en el borrado, el grabado de 1 lógico en
localidades de la memoria específicas de acuerdo a los datos del conversor de las que
obtenemos las filas y posiciones en las líneas de barrido horizontal, a las que estamos
llamando columnas, y la lectura de la memoria de manera sincronizada con el barrido de
pantalla y los campos. Adicionalmente, vemos que existen unos controles para ejecutar
estas tareas sin conflictos.
D? _
DO"^
m+HBUK
4-MHz
CONTROL DEESCRITURA DE
DATOS POR FILADE PANTALLA
Cl '
GND' *
C1
_^i
fuá •*, 7 A1S
CONTROL DEBORRADO Y
LECTURA POR FILASDE PANTALLA
W ARREGLO DE MEMORIAS
(CANAL A ó CANAL B)c
CONTROL DEBORRADO YLECTURA DE
COLUMNAS DEPANTALLA
M) ¿ .A7
L ci
Píl
HBLK
SAUDADEVIDEQ
DCO
j- Cl
CONTROL DEESCRITURA DE DATOS
POR COLUMNA DEPANTALLA
RELOJ DElASESCAUftSOE
TlEMt>0
RESET
Figura 2.39 Diagrama de bloques del procesamiento de datos para los canales A y B
78
2.7.1 Proceso de borrado de las memorias
Debido a que para acceder a las localidades de la memoria se tienen 16 líneas de dirección,
se les ha asignado las 8 líneas menos significativas a lo que llamamos columnas y las 8
líneas más significativas serán las filas, con lo que se tiene 256x256 localidades de las que
se compone la matriz de datos, las que posteriormente se convertirán en vídeo en la
pantalla. Ahora, si no existiese un proceso de borrado, los datos se sobrepondrían y en
consecuencia se tendrían imágenes adicionadas y en el peor de los casos ilegibles.
El proceso de borrado se lo realiza a una frecuencia de 2 MHZ durante un intervalo de
tiempo al que se llama RESET. Esta señal se toma de manera que cuando se aplique, se
tenga un pulso de un 1 lógico con una duración suficiente como para borrar la pantalla
durante un campo, es decir un tiempo mayor a 33 ms. Esta señal de reset se obtiene de dos
maneras, una manual y otra automática (Figura 2.40).
Figura 2.40 Reset manual y automático
79
Para el reset manual se implemento un pulsador externo, en tanto que el control automático
se diseña de manera que exista un refresco de la memoria cada determinado tiempo. Este
tiempo se lo obtuvo en divisiones consecutivas de la señal del campo Par/Impar que se
tiene en el módulo generador de sincronismos. De esta manera la imagen en la pantalla
repetirá todo el proceso (reset) cada determinado tiempo.
Este tiempo de reset es suficiente para borrar varias veces la memoria, es decir, grabar un O
lógico en todas las localidades de la memoria., esto se lo hace mediante la habilitación de
líneas que ingresan a la memoria de manera que manejen en cada barrido de pantalla las
posiciones de filas y columnas específicas y que además se habilite la línea W/R. de la
memoria para el caso de escritura (O lógico), con un dato de entrada de O en el pin DQO que
es la línea de datos escogida como entrada y salida de datos de entre todos los ocho
terminales (ver Figura 2.38).
Durante el tiempo de borrado, los datos que se obtienen del conversor no deben estar
presentes en los pines de la memoria manejando las localidades más altas, por lo que se
deshabilitan mediante un buffer inversor (C.I 74540), este control lo hace una señal que
llamaremos Cl (ver Figura 2.44), es decir, que mientras dure el tiempo de reset, Cl debe
estar en un 1 lógico.
Mientras se realiza el borrado, también se debe desactivar la generación de los controles
para el grabado secuencial de datos que se asignarán a cada columna y que se encuentran
comandados por la señal de reloj proveniente de la tarjeta de escala de tiempo, sino que se
borrará al barrido de 2 Mhz obtenido de un reloj generado por un cristal de 4MBz, que se
80
utiliza también para la lectura de datos. Estas líneas de díreccionamiento se las comanda
mediante circuitos buffer (C.I. 74244) y controlados por la línea Cl. pero además sumado
con la señal del botón X vía B (Figura 2.45).
Se ha hablado de los controles que se deshabilitan en el borrado, pero para las direcciones
más bajas que acceden a la memoria mediante buffers (C.I. 74244) para su control con Cl
complementado, se tiene una circuitería en base a la señal de campo Par/Impar y la de
HBLK complementado, que sumados pasan a controlar un circuito contador que nos da las
256 columnas en cada línea de barrido horizontal durante un campo ya sea par o impar y
además reseteándose cada inicio de línea, como se muestra en la Figura 2.41.
-g= — 1
"sai —±±£¡ — 1
35~7a
12141G18
2G1G
^^Sv/rí r*r\í
74L.SS44
> 3-¡ CC1 ír\ 1b 117 G15 513 411 38
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B•3
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741_S33G
U3B_ _
74l_S333
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1
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^&~^
~ \
7432
JJ3LK invI
U4F
Figura 2.41 Control de borrado y lectura de columnas de pantalla
Para las direcciones más altas, en el borrado se habilitan 8 direcciones mediante otro buffer
(C.I. 74244) comandadas por el control Cl complementado y que provienen de un
81
'1contador que se habilita durante uno de los campos, y que en nuestro caso se conecta a la
línea P/I del generador de sincronismos, y que tiene como señal de reloj el borrado
horizontal HBLK complementado. Todo esto tiene como objetivo el contar las líneas de
barrido horizontal que a su vez representan la filas de la matriz de datos, como se muestra
en la Figura 2.42.
U7
3579
1H1-4IB18
2G1G
74US244
i ca .P^j-i <C1 inv I3 1
17 615 513 411 385 i n4 « uH
83
1011
UGP
74LS33G
USB
2
-i L
12 ,
.13.HBLK
74LS333
Figura 2.42 Control de borrado y lectura por filas de pantalla.
Si se toma en conjunto la forma en que están, se controlan las 16 líneas de
direccionamiento de la memoria, vemos que se estarán grabando ceros en la 256
localidades de memoria de cada una de las 256 filas que se tiene para la presentación de los
datos, es decir, borrando completamente la memoria.
2.7.2 Proceso de escritura de datos en la memoria
Este proceso es similar al anterior, sino que se realiza a una frecuencia que depende de la
frecuencia de conversión y debe estar sincronizada con ios datos que vienen de la tarjeta de
adquisición de datos. En este caso, los datos que vienen del conversor son muy importantes,
82
ya que pasarán a comandar el control de las filas de la matriz de datos, es decir las 8 líneas
más significativas. Para esto de debe poner Cl a O lógico (ver Figura 2.44), con lo que se
habilita el C.I. 74540 (Buffer inversor) que maneja este bus de datos y deshabilita el barrido
de los 256 datos de cada fila a la frecuencia de borrado horizontal (ver Figura 2.43). Se
utiliza este circuito integrado, debido a que el conversor muestrea la onda desde un nivel de
OV hasta un nivel máximo de 5 V, es decir, que en la pantalla se debería presentar, para el
nivel más bajo en la última línea, y para el más alto en las primeras líneas. Esto hace que
las entradas provenientes del conversor deban ser invertidas, para que se ajusten a la
presentación en pantalla en forma normal.
ENTRADA DE DATOS DESDE EL CONVERSOR(CANAL A O CANAL B)
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1- . — -.1 — -^ 11 ^ — _1— -° —
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1
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G2
74LSS40
L7 asftBft!0ñiift!2Alft!4ft!5
Figura 2.43 Control de escritura de datos por fila de pantalla
Además, de igual manera se deshabilita el barrido de los 256 datos de cada fila que
constituyen las columnas y que se lo hace a 2 MHz, todo esto mediante el control Cl. En
este proceso se habilitan 8 líneas de un contador cuya frecuencia de reloj proviene del
83
módulo generador de las escalas de tiempo., el que hace que se tenga 1 dato convertido y se
coordinará para que se grabe este dato en una localidad de memoria, ea una relación 1 a 1,
es decir, un dato por una localidad, pero este dato va a ser un 1 lógico localizado en
posiciones consecutivas dadas por las 8 líneas más bajas de dirección (ver Figura 2.45) y
las 8 filas controladas a manera de multiplexación por los 8 datos de conversión, puesto que
con 8 bits se tiene 256 combinaciones, que aproximadamente coincide con las 262.5 lineas
que tiene cada campo. Las 6 líneas restantes no influyen en la presentación de la señal de
vídeo ya que se encuentran en los casos extremos de amplitud.
Como se debe tener un control exacto del conteo de 256, se tomó el bit más significativo
del conteo, es decir, la línea 8 (QD en el pin 8) que manejan las direcciones y se la llamó
pin 9 (ver Figura 2.45), y constituye un elemento de control para saber que los datos ya
están completos y se debe proceder a la lectura y despliege en pantalla. El pin 9 pasa a 1
lógico, justo en el instante en que se ban contado 256 muestras, razón por la que el circuito
se diseñó de tal forma que se enclave en este valor basta que encuentre un nuevo reset, lo
que se logra mediante el circuito que se muestra en la Figura 2.44.
RESET
Figura 2.44 Circuito de enclavamiento
84
CRYSTPll-
RELOJ DE CONVERSIÓN J>1 BOTÓN D-E 10 us/cd >
X7"Js
F
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"?-4l_S333
\N 9
Figura 2.45 Control de escritura de datos por columna de pantalla
En el circuito de la Figura 2.44, mientras exista un cero en el pin 9, es decir, que desde que
se enceró el contador hasta que contó 256 la salida será cero, y cuando llega a 1 el pin 9 se
85
enclavará en este valor. La señal así obtenida se llamará C2 y es la que nos controlará
cuando ya es posible leer la memoria., puesto que ya se grabaron los 256 datos
correspondientes a la muestra que se va a presentar en la pantalla, y pasará a comandar el
terminal W/R de la memoria.
Todavía no se ha hablado de cómo se hace el control del dato que ingresa a la memoria por
DQO y cómo se hace para leerlo cuando se trata de obtener el video, solución que se la
presenta en la Figura 2.46.
C2
ci
DIRECCIÓN DE DATOS
AL GRABAR
C2W/R
C2
74LS244
DIRECCIÓN DE DATOS
DQO ( AL LEER
MEMORIA
Figura 2.46 Control de entrada y salida del dato de las memorias
Los dos buffer (74244) se comportan como línea alterna, en la que cuando se necesite
borrar la memoria, el MCJX 2-1 (C.I. 74LS157) se habilitará con un O en C13 dejando pasar
el dato de O lógico para que se grabe, en C2 el ingreso de un O lógico habilitará el buffer 1 y
la línea de la memoria W/R en el modo de escritura (modo de escritura se habilita con O
lógico), de esta manera se graba un O lógico en todas las localidades de las memorias.,
86
se necesitará que ingrese un 1 lógico por DQO, esto se controla con el 74LS157 mediante
Cl, cuando pasa a 1 lógico. En el proceso de lectura de la memoria se habilitará para esta
función pasando C2 a un 1 lógico, y el buffer 2 permitirá la salida correspondiente.
2.7.3. Proceso de lectura de datos de las memorias
En este ciclo se manejan las mismas líneas que en el proceso de borrado de las memorias,
con la diferencia que en este caso, se habilita ía línea W/R para lectura de las mismas., con
un 1 lógico y permanecerá en esta posición durante todo el tiempo que se desea la
presentación en la pantalla, es decir., comandado por la línea C2, que además permite que
los datos leídos salgan por el bufíer. La implementación del control C2 se puede observar
en la Figura 2.44.
En el proceso de lectura, simplemente se visualizarán en pantalla los datos almacenados en
la matriz de 256x256, que corresponden a los 256 datos que se tienen por línea y que
forman las columnas y los 256 datos que se obtuvieron de la conversión analógica y que se
decodifícaron como líneas de posicionamiento en la pantalla y que se llaman filas.
La resolución en sentido horizontal se podría mejorar, aumentando la capacidad de la
memoria, así si se tuviese una línea más de dirección, se podrían almacenar 512 datos por
línea de barrido, los puntos en pantalla se harían más pequeños, pero el inconveniente es
que si se desearía obtener 1 muestra por cada localidad, de igual manera se debe aumentar
la frecuencia de muestreo en los circuitos conversores analógico-digítales, cosa que en este
caso no se logró, pues se encarecían los costos y la influencia de ruidos e interferencias se
hacía mas notoria.87
caso no se logró, pues se encarecían los costos y la influencia de ruidos e interferencias se
hacia mas notoria.
Como se ve, los controles para los buffer de acceso o no a las líneas de dirección de las
memorias se resumen en dos, Cl y C2, que en diagramas de tiempo se comportarían como
se muestra en la Figura 2.47.
RESET
IHCW.CQHTED
C2255 LOCALIDAD ES
C2 = PIN 9 MAS CIRCUITO DE ENCLAVAM1ENTQ
Cl |
C1 = C2 +- RESET
TIEMPO DE TIEMPO DE TIEMPO EN QUE SE LEE LAS MEMORIASBORRADO DE GRABACIÓN Y SE MUESTRA LA IMAGEN EN LA PANTALLA
LAS MEMORIAS DE DATOS
Figura 2.47 Diagrama de tiempo de los controles Cl y C2
En el caso extremo en que se tenía la más alta frecuencia asignada (50 kHz) y en la que se
toman 5 muestras por cada ciclo de reloj de control de tiempo, se hace que este reloj
funcione cinco veces más rápido que la frecuencia a la que se están tomando las muestras,
es decir, que mientras el conversor analógico digital funciona a 500 kHz, la frecuencia con
que se graba los datos en la memoria es de 2.5 MHz. Este control se lo realiza generando un
reloj de 20 MHz mediante un cristal yy en base a contadores se logra dividir la frecuencia
hasta obtener 2.5 MHz.
A continuación se controla el ingreso de dicha frecuencia o la de las normales en que se
toma una muestra por cada ciclo de reloj mediante un MUX 2-1 (C.I, 74157), aplicando
directamente el control del botón de dicha frecuencia que se tiene en las escalas de tiempo
(ver Figura 2.45).
En el momento en que se vuelve a tomar otra serie áe 256 muestras, es decir, un refresco de
la memoria ya sea este manual o automático, se debe anular la salida de vídeo, pues si no se
lo hace se produce una pantalla totalmente en blanco que borra la vizualización de las
cuadriculas y caracteres. Para solucionar este problema se hace una multiplicación lógica
entre la señal del reset invertida y el vídeo.
Todo el proceso anteriormente descrito es similar para el caso del canal B3 con la diferencia
de que la memoria del canal B se debe deshabüitar cuando el dispositivo funcione en el
modo X vía B, para lo cual se ocupa la línea G de la misma conectado ala señal del botón
X vía B pero complementado.
2.7.4 Descripción del proceso X víaB
En un osciloscopio se utiliza la opción para visualizar desfases entre dos señales o
multiplicidad de frecuencia mediante las figuras de Lissajous.
Para obtener el efecto deseado, se modificó el circuito que en bloques se presenta en la
Figura 2.48.
D7,
DATOS D0
CANAL A
CONTROL DEESCRITURA DE
DATOS POR FILADE PANTALLA
XVlOiB-
C1
FVI+HBLK
/ A15
CONTROL DEBORRADO Y
LECTURA POR FILASDE PANTALLA HBLX
ARREGLO DE MEMORIAS
CANAL A
SO.UDADEVIDED
f l í ) / \ A 7 C1 UftS BOTÓN XVLAB
CONTROL DEBORRADO YLECTURA DE
COLUMNAS DEPANTALLA
DATOS CANAL Bi
í*7 VA?
CONTROL DE DATOS
DEL CANAL B«
^CONTROL DE
ESCRITURA DE DATOSPOR COLUMNA DE
PANTALLA
CVIABMASC1
REljQJ DÉLASESCALAS DE
TIEM t*>
^ RESET
^
Figura 2.48 Diagrama de bloques del procesamiento de datos para X vía B
En este caso5 los datos de conversión del canal B pasarán a manejar a manera de
multiplexación las localidades de memoria correspondientes a las columnas de igual forma
que el canal A lo hará con las filas3 a la frecuencia que se escoja de muestreo.
Para habilitar esta función el buffer (ver Figura 2.45) que maneja las direcciones más bajas
de la memoria de acuerdo a la frecuencia proveniente de las escalas de tiempo se
deshabilitara., y un C.L 74LS244 que proviene de los datos de conversión del canal B será
90
habilitado. Los procesos de borrado y lectura serán los mismos que en todos los casos
anteriores, pero en el proceso de escritura los datos del canal B pasarán a controlar las
localidades de memoria correspondiente (ver Figura 2.49). De forma que se tenga la mejor
resolución de la figura que se mostrará en la pantalla, se debe escoger una frecuencia de
muestreo óptima., para que se tenga la mayor cantidad de datos en el gráfico.
DATOS DEL COKVERSOR A'D PARA EL CANAL B
U16
U2SQ
ftl YlR2 Y2A3 Y3ñ4 Y4A5 Y5fiS Y6fi7 Y7fia YS
GlG2
74LSS40
UE4
11131517
IBOTQJ-J Xvi^:^
iftl 1Y1IftS 1YHIfi3 ÍY3Ift42ñl2ñ22A32ft4
1Y42Y12Y22Y32Y4
1G2G
74LSH44
18161412
U14E
743S
-U. BOTÓN
7404
Figura 2.49 Controles de proceso X va B
En la Figura 2.50 se presenta el diagrama esquemático del circuito implementado, en tanto
que la configuración del circuito impreso obtenido se presenta en las figuras 2.51a y 2.51b.
91
ooooooooooO O O O O O O D
Figura 2.51a Circuito impreso del módulo procesador de datos (cara superior)93
íff D[BJGrr~ll&o6O-*i OQ&ÜbOQ—n OOÓ
°*bOQQQof °'>>OOOOOO <>>)OOOOOOn ^ tnir: V.
TARJETA DE PROCESAMIENTO DE DATOS HHL BOTO» c. DFigura 2.5 Ib Circuito impresó del módulo procesador de datos (cara inferior)
94
2.8 MODULO DE SALIDA DE VIDEO
2.8.1 Circuito sumador de las señales de vídeo
Hasta ahora todas las señales de vídeo (ejes, escalas para cada canal y formas de onda
debidamente muestreadas para cada canal) se podrán visualizar en la pantalla de televisión
en forma separada, pero el objetivo es poder observar todas estas señales en forma
conjunta, por lo cual es necesario implementar este circuito.
Este circuito está diseñado mediante compuertas OR, debido a que se está trabajando con
niveles TTL. Las señales de vídeo provenientes de cada uno de los módulos anteriormente
descritos se suman mediante estas compuertas (Figura 2.52), con lo cual a la salida se
obtiene una señal de vídeo única.
iLIMEfíS HORIZONTALES
iLINEñS VERTICALES
iCfíRftCTERES CftNfíL ft
ICftRftCTERES CftNftL B
7432
SENftL DE VIDEO ÚNICA
7432
I VIDEO CftNfíL fí
IVIDEQ CftNftL B
7427
7432
Figura 2.52 Circuito sumador de las señales de vídeo
95
1^^ " " " ' ' '
Las señales de vídeo que se suman mediante las compuertas OR son:
Señal de vídeo del módulo generador de cuadrícula (líneas horizontales y líneas
verticales)
Señal de vídeo del módulo generador de caracteres para el canal A
Señal de vídeo del módulo generador de caracteres para el canal B
Señal de vídeo del módulo procesador de datos (canal A y canal B).
La señal obtenida posteriormente será sumada con los sincronismos., para así obtener la
señal compuesta de vídeo.
2.8.2 Circuito sumador de vídeo y sincronismos
La señal compuesta de vídeo contiene información de sincronismo, vídeo y borrado. Cada
una de las cuales es determinada por un nivel de portadora, según se indica en la Figura
2.53.
12%
Nivel de negro
— Nivel de blanco
Figura 2.53 Niveles de voltaje para una señal compuesta de vídeo
96
Para poder presentar el vídeo en cualquier televisión o equipo que tenga una entrada para
este fin , es necesario un circuito que mezcle en proporción las señales de sincronismo y
borrado provenientes del módulo generador de sincronismos con la señal de vídeo obtenida
en el circuito sumador de señales, explicadas en los párrafos anteriores.
El circuito implementado es el que se muestra en la Figura 2.54.
Vcc n 5 V
02
VIDEO COMPUESTO
1.5k|
'i1 20 k
\
/CSYNC
/IDEO
i\T /L
V'CBLK
J1 20k
300 L
V \~' \ 270
Figura 2,54 Sumador de las señales de sincronismo, vídeo y borrado
Este circuito produce la suma requerida, y además efectúa una inversión. Los transistores
trabajan en el modo de corte y saturación y solamente uno de ellos está activado a la vez.
Los potenciómetros regulan la corriente que ingresa a la base de los transistores y las
resistencias determinan la ganancia de cada una de las componentes de vídeo. El diseño de
este circuito no se lo desarrolla debido a que se encuentra ampliamente detallado en una
tesis realizada en años anteriores (ver referencia bibliográfica #9), que al ser implementado
funciona correctamente.
97
2.8.3 Circuito modulador
El proceso de modulación en televisión se lo hace en amplitud., y para dispositivos de este
tipo se lo realiza con una frecuencia de portadora correspondiente al canal 3 (fp = 61.25
MHz) y canal 4 (fp = 67.25 MHz). En nuestro caso el modulador fue obtenido de un vídeo
juego, razón por la cual no se detalla el diseño ni se presenta el circuito.
Al modulador ingresa la señal de vídeo compuesta que proviene del circuito especificado
anteriormente; la salida de este modulador ya es apta para ser conectada a la antena de un
receptor de televisión, ya que se encuentra acoplada en impedancias y asignada la portadora
al canal correspondiente para su sintonía. La elección del canal en el cual va a ser
presentada la señal es escogida mediante un selector.
El voltaje requerido para su funcionamiento es de 5 voltios. Debido a que es sensible a
interferencias, este circuito se encuentra blindado en una caja metálica.
El circuito completo de este módulo se encuentra en la Figura 2.55 y su respectivo circuito
impreso en la Figura 2.56.
Figura 2.56 Circuito impreso del módulo de salida de vídeo
98
VID
EO
M
OD
ULA
DO
BO
RR
ftDO
C
OM
PU
ES
TO
MO
DU
LO
DE
S
ftLID
ft
DE
V
IDE
OS
ise
[D
ocu
me
ñtN
utn
ba
rFIG
UR
A
2.S
S_
Má
reh
17,
1939 Is'h
e»!
'
3. ANÁLISIS ECONÓMICO (*)
3.1 Módulo generador de sincronismos
DESCRIPCIÓN
Amplificador operacional (tiA741)
C.1 7404
C.L 74123
C.L LM1882CN
Capacitor electrolítico (10 uF)
Capacitor electrolítico (47 uF)
Cristal (14.31818 MHz)
Resistencia
Zócalo de 8 pines
Zócalo de 14 pines
Zócalo de 16 pines
Zócalo de 20 pines
Circuito Impreso (Fotograbado)
1
2
1
1
2
1
1
6
1
2
1
1
1
0.30
0.30
0.35
12.00
0.05
0.05
1.00
0.02
0.07
0.08
0.08
0.09
1.00
0.30
0.60
0.35
12.00
0.10
0.05
1.00
0.12
0.07
0.16
0.08
0.09
1.00
3.2 Módulo generador de cuadrícula
SÜBTOTAL 1: 15.92 Dólares.
DESCRIPCIÓN
C.I. 74123
C.I. 74393
# ELEMENTOS VALOR UNITARIO ($) VALOR TOTAL ($)
0.35
0.40
1.05
0.40
100
Capacitores cerámicos
Potenciómetro
Resistencia
Zócalo de 14 pines
Zócalo de 16 pines
Circuito Impreso (Fotograbado)
^""-^••"^7-^fT^!
9
5
2
1
3
1
3.3 Módulo generador de caracteres para el
DESCRIPCIÓN
C.I. 7404
C.L 7408
C.I. 7432
C.I. 74123
C.I. 74139
C.I. 74148
C.I. 74165
C.I. 74393
Capacitores cerámicos
Capacitor electrolítico (1 uF)
Capacitor electrolítico (2.2 uF)
Cristal (4 MHz)
Memoria EPROM 2716
Potenciómetro
Resistencia
Zócalo de 14 pines
# ELEMENTOS
1
1
1
2
1
1
4
2
15
1
1
1
1
4
1
5
l^^-jjpt^ 'J&HISiT
'
0.04
0.07
0.02
0.08
0.08
LOO
SUBTOTAL 2:
canal A
VALOR UNITARIO ($)
0.30
0.30
0.30
0.35
0.40
1.00
1.40
0.40
0.04
0.05
0.05
0.80
4.50
0.07
0.02
0.08
^Jf^wplF^i^ **
0.36
0.35
0.04
0.08
0.24
LOO
3.52 Dólares.
VALOR TOTAL ($)
0.30
0.30
0.30
0.70
0.40
LOO
5.60
0.80
0.60
0.05
0.05
0.80
4.50
0.28
0.02
0.40
101
Zócalo de 16 pines
Zócalo de 24 pines
Circuito Impreso (Fotograbado)
3.4 Módulo generador de caracteres
- -tf-:
8
1
1
para el
DESCRIPCIÓN # ELEMENTOS
CJ. 7400
CJ. 7404
CJ. 7408
CJ. 7432
CJ. 74123
C.L 74139
CJ. 74148
CJ. 74157
CJ. 74165
C.I.74393
Capacitores cerámicos
Capacitor electrolítico (1 uF)
Capacitor electrolítico (2.2 uF)
Cristal (4 MHz)
Memoria EPROM 2732
Potenciómetro
Resistencia
Zócalo de 14 pines
Zócalo de 16 pines
2
1
1
1
3
1
3
2
4
2
14
2
2
1
1
6
1
7
14
í>*':;í ; :í ' "•'•-íiv-r"^.
0.08
OJO
1.50
SÜBTOTAL 3:
canal B
VALOR UNITARIO ($)
0.30
0.30
0.30
0.30
0.35
0.40
1.00
0.40
1.40
0.40
0.04
0.05
0.05
' 0.80
5.00
0.07
0.02
0.08
0.08
V:'WM""' 10.64
0.10
1.50
18.34 Dólares.
VALOR TOTAL ($)
0.60
0.30
0.30
0.30
1.05
0.40
3.00
0.80
5.60
0.80
0.56
0.10
0.10
0.80
5.00
0.42
0.02
0.56
1.12
102
' • ' • • " • ;: ' r' ^^p lÓ: " '; - .;:^^%^^'x--t'-t]
Zócalo de 24 pines 1
Circuito Impreso (Fotograbado) 1
0.10
2.00
0.10
2.00
SUBTOTAL 4: 23.93 Dólares.
í.5 Tarjeta de adquisición de datos
DESCRIPCIÓN
Amplificador operacional (TL082)
Capacitores cerámicos
Capacitor electrolítico (47 uF)
Conversor A/D (ADC0820)
Diodo
Potenciómetro
Potenciómetro de perilla
Regleta de botones
Resistencia
Zócalo de 8 pines
Zócalo de 20 pines
Circuito Impreso (Fotograbado)
# ELEMENTOS VALOR UNITARIO ($) VALOR TOTAL ($)
4
4
2
2
4
8
2
2
64
4
2
1
0.50
0.04
0.05
8.20
0.16
0.07
0.50
0.90
0.02
0.07
0.09
2.00
2.00
0.16
0.10
16.40
0.64
0.56
1.00
1.80
1.28
0.28
0.18
2.00
SUBTOTAL 5: 26.40 Dólares.
5.6 Módulo generador de escalas de tiempo
DESCRIPCIÓN
C.I. 7400
C.I. 7404
C.I. 7473
# ELEMENTOS VALOR UNITARIO ($) VALOR TOTAL ($)
1
1
1
0.30
0.30
0.50
0.30
0.30
0.50
103
C.I. 7490
C.I. 74148
C.I. 74150
C.I. 74393
Cristal (4 MHz)
Resistencia
Selector (12 pos
Zócalo de 14 pines
Zócalo de 16 pines
Zócalo de 24 pines
^;- : ';^pf^
3
2
1
1
1
11
Íciones) 1
íes 7
íes 2
íes 1
) (Fotograbado) 1
r1: ^^^ ; ^."•*' .- ;, ' • ' " ;" . . • " ' " ' '•'
0.60
LOO
LIO
0.40
0.80
0.02
0.60
0.08
0.08
0.10
LOO
^f^^SSp
; - . . , ••^f:-^^
1.80
2.00
LIO
0.40
0.80
0.22
0.60
0.56
0.16
0.10
LOO
SÜBTOTAL 6: 9.84 Dólares.
3.7 Módulo procesador de datos
DESCRIPCIÓN
C.I. 7404
C.I. 7408
C.L 7411
C.I. 7432
C.I. 74157
C.I. 74244
C.I.74393
C.I. 74540
Capacitores cerámicos
Cristal (4 MHz)
Cristal (20 MBz)
# ELEMENTOS VALOR UNITARIO ($) VALOR TOTAL ($)
3
1
1
1
2
8
6
2
30
1
1
0.30
0.30
0.40
0.30
0.40
0.50
0.40
0.65
•0.04
0.80
LOO
0.90
0.30
0.80
0.30
0.80
4.00
2.40
1.30
1.20
0.80
LOO
104
Memoria RAM (UM61256)
Resistencia
Zócalo de 28 pines
Circuito Impreso (Fotograbado)
6.00
0.02
0.50
4.00
24.00
0.04
2.00
4.00
SUBTOTAJL7: 43.84 Dólares.
3.8 Módulo de salida de vídeo
DESCRIPCIÓN
Bobina CHRF
C.I. 74HC32
Capacitor electrolítico
Diodo
Potenciómetro
Resistencia
Transistor (C1740)
Transistor 123AP
Circuito Impreso
3.9 Varios y total
DESCRIPCIÓN
Baquelita (doble lado)
Baquelita (un. lado)
Botones
Cable (m)
# ELEMENTOS VALOR UNITARIO ($) VALOR TOTAL ($)
4
2
6
4
3
10
4
-~i
1
0,16
0.50
0.05
0.16
0.07
0.02
0.04
0.04
1.00
0.64
1.00
0.30
0.64
0.21
0.20
0.16
0.12
1.00
STIBTOTAL 8 : 4.27 Dólares.
# ELEMENTOS VALOR UNITARIO ($) VALOR TOTAL ($)
1
3
14
3
4.20
2.00
0.04
0.08
4.20
6.00
0.56
0.24
105
Cable coaxial (m)RG58
Cable de poder
Caja metálica
Conectores BNC
Conectores RCA
Correas para datos
Fuente switching
Interruptor
Perilla (para potenciómetros)
Perilla (para selector)
Pulsador (RESET)
Termínales (36 pínes)
Imprevistos
Trabajo
Ingeniería (# Personas)
1
1
1
2
2
7
1
1
2
1
1
4
2
0.40
1.00
5.50
0.70
0.30
1.00
10.00
1.00
0.42
0.60
0.60
0.60
10.00
50.00
100.00
0.40
1.00
5.50
1.40
0.60
7.00
10.00
1.00
0.84
0.60
0.60
2.40
10.00
50.00
200.00
SUBTOTAL9: 302.34 Dólares
TOTAL EN DOLARES: 448.40 Dólares
**TOTAL EN SUCRES : 4'932.400.00 Sucres
* Estos valores fueron tomados de varias casas de venta de componentes electrónicos,
como: Tecompartes, SIEC, Electrónica Nacional yMegachips ( Cotización # 1973), así
como de la revista JAMECO.
** Con una tasa de cambio en el mercado de 1 dólar = 11000 sucres. (1999-03-19)
106
CAPITULO IV
4. PRUEBAS Y RESULTADOS.
El dispositivo fue diseñado en forma modular, de manera que las tarjetas que lo constituyen
puedan ser independientes una de otra, para sus pruebas y calibración.
En el caso del módulo generador de sincronismos no se tuvo mayor problema, puesto que
se obtuvieron todas las señales que se especificaban en sus hojas técnicas (ver anexos
5.1.1). Esta prueba se la realizó con la ayuda del circuito sumador de vídeo y sincronismos,
constatando que en un monitor con entrada de vídeo se sincronizaban los campos y se
producía una imagen estable en blanco o negro dependiendo del nivel de vídeo que se
introdujo, además se observó la señal compuesta de vídeo en forma invertida en un
osciloscopio. Este módulo fue el primero que se implemento puesto que se lo necesita para
probar el resto de módulos.
Los módulos: generador de cuadrícula, generador de caracteres para el canal A, generador
de caracteres para el canal B, fueron probados mediante el uso de los circuitos anteriores
(módulo generador de caracteres y circuito sumador de vídeo y sincronismos) y la
verificación de su funcionamiento fue realizada mediante la visualización de la cuadrícula y
de los caracteres en el monitor de vídeo.
La tarjeta de adquisición de datos se la comprobó a una frecuencia baja y observando los 8
bits de conversión en una regleta de leds, constatando que en el rango diseñado (0-5V) se
107
obtenían los códigos deseados para todos los valores contenidos entre los voltajes máximos
y mínimos requeridos, todo esto posterior a una calibración de la circuitería. Además se
constató que la frecuencia de muestreo máxima aceptada por el conversor es de 600 KHz.,
pero por requerimiento de diseño del módulo generador de las escalas de tiempo se tomó
una frecuencia de 500 KHz. Todos los pasos previos para obtener la señal requerida para el
conversor A/D fueron verificados mediante el osciloscopio.
Debido a que el módulo generador de escalas de tiempo es una división sucesiva de
frecuencias, solo se tuvo que verificar mediante el osciloscopio, que el cristal se encuentre
generando la frecuencia requerida y que las salidas (CLK y CLK inv.) correspondan a lo
que se preveía.
La prueba del módulo procesador de datos se realizó mediante la ayuda de 2 generadores de
señal, un osciloscopio y el monitor de vídeo; los elementos constitutivos del módulo se
probaron paso por paso, es así que primero se lo hizo con el circuito que realiza el borrado
de las memorias, para lo cual se introdujo la señal a cada uno de los canales y manualmente
se ejecutó un reset con lo que se debería poder visualizar en el monitor una pantalla en
blanco o negro dependiendo del nivel de vídeo. Posteriormente se accedió a las localidades
de memoria de modo que en forma ascendente se graben secuencialmente los datos, para
así obtener una línea diagonal en la pantalla, evento que se verificó. Por último se
interconectaron los módulos indispensables (módulo generador de sincronismos, módulo
generador de escalas de tiempo, tarjeta de adquisición de datos) y mediante controles
manuales se procedió a comprobar que la onda que se mostraba en pantalla era la misma
108
que se observaba en el osciloscopio y que concordaban tanto en amplitud , como en
tiempo.
Cada uno de los circuitos que conforman el módulo de salida de vídeo fueron probados
independientemente.
El circuito sumador de las señales de vídeo se probó interconectando todas las tarjetas y
observando en la pantalla del monitor que todas las señales de vídeo (señal de vídeo de
cada tarjeta) formaban una sola componente, presentando una distorsión tolerable debido a
ruidos producidos internamente en el circuito. Se trató de reducir el ruido mediante
capacitores de paso,
El circuito sumador de sincronismos y vídeo fue el primero en ser probado, puesto que es
muy necesario para poder obtener la señal de vídeo compuesta, este circuito fue probado en
conjunto con el módulo generador de sincronismos. Por último el circuito modulador fue
probado mediante el ingreso de una señal de vídeo compuesto y observando en la pantalla
de televisión la señal deseada.
Al final se hizo una última prueba, pero ya con todo el dispositivo armado en una caja
metálica, esta prueba fue hecha para conocer el nivel de ruido que estaba afectando a la
circuítería y para hacer las últimas calibraciones.
109
4.1 RESULTADOS
A continuación se muestran 6 figuras en las cuales se hace una comparación entre los
resultados obtenidos en la pantalla de un monitor con entrada de vídeo, con los resultados
que se obtienen en un osciloscopio cualquiera, además en las figuras se incluyen los valores
de frecuencia y amplitud de las ondas, así como los resultados obtenidos el momento de
probar cada uno de los módulos.
110
{ S O
Figura 4.1 Señal compuesta de vídeo obtenida del módulo generador de sincronismos.
La señal compuesta de vídeo que se muestra en la figura 4.1, es la que se obtuvo elmomento de la prueba del módulo generador de sincronismos. En el monitor se puedeobservar, la mitad de la pantalla en negro y mitad de pantalla en blanco, esto es debido albarrido.
111
Figura 4.2 Resultados obtenidos al probar el módulo generador de caracteres y el módulogenerador de cuadrículas.
Como se puede observar en la figura 4.2, el vídeo que se presenta en pantalla es obtenidosin ruido alguno.
112
Figura 4.3 Onda de 5 Vpico y 503 Hz de frecuencia observada en un oscüoscopio y e unmonitor con entrada de vídeo.
Como se puede observar, las dos ondas coinciden tanto en amplitud, como en frecuenciarespecto al oscüoscopio. Aunque la onda en el monitor presenta un poco de ruido, susatributos de amplitud y frecuencia pueden ser visualizados correctamente.
113
Figura 4.4 Onda de 5 Vpico y 50 KHz de frecuencia observada en el osciloscopio y en lapantalla del monitor.
Debido a que la frecuencia de 50 KHz es la más crítica para el dispositivo diseñado, la ondaque se muestra en la pantalla del monitor, tiene la más baja resolución, sin embargo susvalores de amplitud y voltaje, pueden ser visualizados correctamente. Obsérvese que las 2ondas coinciden tanto en amplitud, como en frecuencia, y en la forma que se esperaba.
114
TT r. 4 sFigura 4.5 Onrta de 5 VüicoOnda deWpco 500 de frecuencia presentada tanto en el canal A, comoo y en k pantalla del momtor.
de amplitud y frecuencia pueden ser visualizados correctamente.
115
Figura 4.6 Forma de onda X vía B, Onda de canal A (5 Vp y 500 Hz)3 versus onda decanal B (5 Vp y 1 kHz), observada en el osciloscopio y en la pantalla del monitor.
Como se puede observar las dos gráficos coinciden, aunque el gráfico presentado en lapantalla del monitor se encuentra con mucho ruido, esto es debido a que la fotografía fuetomada cuando el dispositivo estaba armado en protoboard.
116
4.2 CONCLUSIONES
1. Las características de frecuencia y voltaje especificadas se lograron concretar de acuerdo
a los requerimientos y objetivos de nuestro tema. Pudimos darnos cuenta que se podría
mejorar el equipo si se poseyera la infraestructura y elementos necesarios como para
desarrollar proyectos en montaje superficial, todo esto para aumentar el rango de frecuencia
y disminuir interferencias y ruidos.
2. La resolución de la imagen en la pantalla se encuentra en relación directa con la
capacidad de las memorias que formaban la matriz de datos correspondientes, nuestra
limitación fue la importación y la forma de conseguir dichos elementos. Se debe aclarar que
en el mercado nacional existen memorias DRAM 64Kxl, pero en éstas se necesita un
tiempo de refresco de al menos 2 ms, aparte de que las líneas de direcciones son
multiplexadas por lo que la frecuencia de respuesta de las memorias se divide para 2? esto
causa problemas en el borrado de las memorias y en el tiempo de proceso de los datos. Esta
fue la razón principal de que hayamos implementado un arreglo de dos memorias 32
kbytesxS en lugar de una 64kxl, pues fueron las únicas que se pudieron conseguir. Además
de que el precio de ambas memorias es similar,
3. La resolución de la imagen en la pantalla se podría aumentar si se tuvieran conversores
A/D cuya frecuencia de muestreo esté en el orden de los MHz3 pero en este caso el
limitante vendría a ser la frecuencia a la que trabajan los amplificadores operacionales, ya
que si bien en el mercado existen operacionales de alta velocidad en teoría, en la práctica es
117
muy diferente debido a que la frecuencia que consta en las especificaciones técnicas es la
máxima y no la nominal.
4. A las frecuencias con que se trabajó, la introducción de ruido debido a las señales era
considerable, además que el cableado en los protoboard lo aumentaba en forma
significativa, debido a las capacitancias parásitas que estos presentan. Esto se traducía en
imperfecciones en la imagen de la pantalla,
5. Comprobamos que aunque en el diseño se hizo una división de la pantalla horizontal
para 10 cuadrículas y en sentido vertical de 8 cuadrículas, para la calibración en la escala de
tiempo se necesitó ensancharlas, ya que se pudo apreciar que se pierde aproximadamente
medio cuadro tanto en sentido vertical como horizontal.
6. Se tiene una resolución de 8 bits por fila, lo que nos permite obtener 256 líneas por
campo, y con la misma lógica para el barrido de cada línea, con 8 bits se ubican 256
localidades de memoria. Esto se traduce en una baja resolución de las ondas ya que el
contorno de ellas no se podría visualizar con nitidez. Lo mismo sucede en el caso de la
opción de X vía B, pues al tener muestras insuficientes, se obtiene nada más que partes de
la figura, lo que la hace ilegible. Pero como el dispositivo es un prototipo de estudio de este
tipo de soluciones se podría considerar que los resultados obtenidos fueron satisfactorios.
7. Se presentó como limitante en amplitud una señal de 10 voltios pico, pero a manera de
protección y por seguridad se tiene que el dispositivo puede aceptar señales de hasta 40
voltios pico.
118
8. El proceso de datos también podría ser desarrollado mediante software (programación en
asembler), pero en este caso el tiempo utilizado por el microprocesador para realizar la
tarea hace que el sistema se vuelva demasiado lento., teniendo problemas de sincronización
entre las señales muestreadas y el tiempo de barrido en la pantalla, además de que sería una
solución más cara a la del presente trabajo.
9. El precio del dispositivo diseñado es un poco elevado, pero se debe tomar en cuenta de
que éste solo es un prototipo, puesto que si se hace una producción en serie el precio bajaría
considerablemente, con lo que se cumpliría con el objetivo de tener un oscíloscopio a bajo
costo. Además de que el sucre se encuentra devaluando con respecto al dólar y la cotización
que se encuentra en el capítulo de análisis económico fue hecha en dólares.
10. El valor de Ingeniería que se encuentra en el análisis económico, es únicamente un
valor referencial de 100 dólares, ya que la Ingeniería tiene un valor más significativo.
11. La implementación como se ha indicado es del tipo modular, esto permite que se
puedan probar y verificar las tarjetas sin que tengan dependencia una de otras, a no ser del
módulo generador de sincronismos que es esencial en todo el sistema.
12. Este tema abarca conocimientos amplios de electrónica, y se destacaron los problemas
que se tiene para digitalizar señales análogas para su reproducción e interpretación, siendo
resultado del análisis de varias alternativas posibles de soluciones, para lograr satisfacer los
objetivos de sencillez y relativo bajo costo.
119
4.3 RECOMENDACIONES
1. Como tema de tesis futuro y extensión del presente tema, se recomienda habilitar las
señales de vídeo en color, aumentar el ancho de banda de la señal muestreada y mejorar la
resolución de la imagen en sentido horizontal.
2. Para el caso de aumentar el ancho de banda se lo puede hacer realizando la circuitería en
la técnica de montaje superficial, para lograr minimizar ruidos y debido a que las técnicas
de desarrollo para alta frecuencia se dan en este tipo de tecnología.
3. Para realizar prototipos de vídeo, es parte indispensable la generación de sincronismos.
En este caso se facilitó considerablemente con el uso del C.I. LM1882 (ver anexo 5.1.1),
que genera todas las señales necesarias para este fin y es de fácil implementación.
Si se desearía disminuir el costo de este prototipo, se podría prescindir de los módulos
generadores de caracteres, ya que la misma indicación de las escalas se encuentran en los
botones y perillas respectivas.
4. Se recomienda el uso de este prototipo en aplicaciones de electrónica cuya frecuencia se
encuentre dentro del rango de audio, puesto que la frecuencia máxima de la señal
muestreada es de 50 KHZ.
120
CAPITULO V
5. ANEXOS
5.1 HOJAS TÉCNICAS
5.1.1 C.I. LM1882
National S e mi c o n d u c t o r
LM 1882»54ACT/74ACT715LM1882-R»54ACT/74 ACT715-RProgrammable Video Sync Generator
March1995
T3 I"
m OO
3?3 tn*
General DescriptionThe 'ACT715/LM1B82 and 'ACT715-R/LM1B82-R are20-pín TTL-lnput compatible devices capable of generatingHorizontal, Vertical and Composhe Sync and Blank sígnatefor televisions and monitors. All pulse v/idths are completelydefinable by the user. The devices are capable of generat-ing signáis ior both ¡nterlaced and noninlerlaced modes ofoperation. Equalization and serration pulses can be intro-duced into the Composite Sync sígnal when needed.
Four additional signáis can also be made available whenComposite Sync or Blank are used, These signáis can beused to genérate horizontal or vertical gating pulses, cursorposition or vertical Interrupt signal.
These devices make no assumptions concerníng the sys-tem architecture. Une rate and Reld/frame rate are all afunctíon of the valúes programmed into the data registers,the status regíster, and the ¡nput clock frequency.
The 'ACT715/LM1882 Ís mask programmed to default to aClock Disable state. Bit 10 of the Status Register, RegisterO, defaults to a logic "O". This facilítales (re)programmingbefore operation.
The 'ACT715-R/LM1882-R is the same as the'ACT715/LM1882 in all respecta except that the
'ACT715-R/LM1882-R is mask programmed to default to aClock Enabled state. Bit 10 of the Status Register defaultsto a logíc "1". Although completely (re)prograrnmable, the'ACT715-R/LM1882-R versión Ís better sufted for applíca-tíons using the default 14.31818 MHz RS-170 register val-úes. This feature allows power-up directiy into operation,following a single GLEAR pulse.
Features• Máximum Input Clock Frequency > 130 MHz• Interlaced and norvinterlaced formáis available• Sepárate or composite horizontal and vertical Sync and
Blank signáis available• Complete control of pulse width via register
programming• All ¡nputs are TTL compatible• 8 mA drive on all outputs• Default RS170/NTSG valúes mask programmed into
registers• 4 KV mínimum ESD ímmunity• 'ACT715-R/LM1882-R Ís mask programmed to default
to a Clock Enable state for easíer start-up into14.31818 MHz RS170 timing
C/>-|*< 3 _jO oí
o.
O) 00
tn4^>OH
OH*sl
OíConnection Diagrams
Pin Assignment forDIP and SOIC
03-
GND-
v_12
3
i
5
6
7
8
9
10
J20
19
18
17
15
15
U
13
12
11
Pin Assignmentfor LCC
t>7 DE *> ^ Ps
EtI3fIlLI][I]-ADOR/DATA
-L/HBTTE
-LOAD
-OOD/ÉVÉÑ
-HSYHVDR
-VCSWC
-HBLHDR
-YCBLANK
—CLOCK
CLOCK E3
VCBLAMK mHBLHDR Oí
_
ADOR/DATA
O 09 BU ÍÜl Eg
TL/F/1013?-lOrder Number LM1882CN or LM18B2CM
For Default RS-170, Order Number LM1882-RCN orLM1882-RCM
TU F/10137-2
TRl-STATE*FAC7T™ K • Irattemsik ot
ot Na*ooflí S«fri«n<tjclor Coporalon.Semeonduclor C
HRD-8XMlí»/P(rted n U. a A.
121
Logic Block Diagram
Pin DescriptionThere are a Total of 13 inputs and 5 outputs on the'ACT715/LM1882.Data Inputs DO-D7: The Data Input pins connect to theAddress Register and the Data Input Regisíer,ÁDDR/DATA: The ATOR/DATA signal is latched into thedevice on the falling edge of the LOAD signal. The signaldetermines if an address (0) or data (1) is present on thedata bus.
r/HBYTE: The L/HBYTE signal ¡s latched into the deviceon the falling edge of the LOAD signal. The signal deter-mines if data will be read ¡nto the 8 LSB's (0) or the 4 MSB's(1) of the Data Reglsters. A 1 on this pin when an ADDR/DATA is a O enables Auto-Load Mode.
LOAD: The LOAD control pin loads data into the Address orData Registers on the rising edge. ADOR/DATA andL/HBYTE data is loaded into the device on the falling edgeof the LOAD. The LOAD pin has been implemented as aSchmitt trigger input for better noise ¡mmunity.
CLOCK: System CLOCK input from which all timing is de-rived. The ctock pin has been implemented as a Schmitttrigger for better noise immunity. The CLOCK and the LOADsignal are asynchronous and ¡ndependent. Output statechanges occur on the falling edge of CLOCK.
CLR: The CLEAR pin is an asynchronous input that initializ-es the device when it is HIGH. Initialization consísts of set-ting all registers to thelr mask programmed valúes, and ini-tializing all counters, comparators and registers. TheCLEAR pin has been implemented as a Schmitt trigger forbetter noise immunity. A CLEAR pulse should be assertedby the user immediately after power-up to ensure properinitialization of the registers—even 'rf the user plans to(rejprogram the device.Mote: A CLEAR putee will tísabte the CLOCK on the 'ACT715/LM1882 andIMH enable tha CLOCK on the'ACT715-R/LM1882-R.
OOD/EVEN: Output that identifies if display is in odd (HIGH)or even (LOW) fíeld of ¡nterlace when device is in Interlacedmode of operation. In noninterlaced mode of operation thisoutput is always HIGH. Dala can be serially scanned out onthis pin during Sean Mode.
VCSYNC: Outputs Vertical or Composite Sync signal basedon valué of the Status Register. Equalizatíon and Serralionpulses will (if enabled) be output on the VCSYNC signal incomposite mode only.
VCBLANK: Outputs Vertical or Composite Blanking signalbased on valué of the Status Register.
HBLHDR: Outputs Horizontal Blanking signal, HorizontalGating signal or Cursor Position based on valué of theStatus Register,
HSYNVDR: Outputs Horizontal Sync signal, Vertical Gatingsignal or Vertical Interrupt signal based on valué of StatusRegister.
Register DescriptionAll of the data registers are 12 bits wide. Width's of all puls-es are defined by specifying the start couni and end countof all pulses. Horizontal pulses are specified with-respect-tothe number of clock pulses per une and vertical pulses arespecified with-respect-to the number of Unes per frame.
REGÓ—STATUS REGISTER
The Status Register controls the mode of operation, thesignáis that are output and the polarity of these outputs. Thedefault valué for the Status Register is O (000 Hex) for the'ACT715/LM1882 and is "512" (200 Hex) for the 'ACT715-R/LM1882-R.
122
Register DescriptionBits 0-2
B2 B!
0 0
BQ
0(DEFAULT)0 00 10 1
1 01 01 11 1
1010
101
VCBLANK
CBLANK
VBLANKCBLANKVBLANK
CBLANKVBLANKCBLANKVBLANK
VCSYNC
CSYNC
CSYNCVSYNCVSYNC
CSYNCCSYNCVSYNCVSYNC
HBLHDR
HGATE
HBLANKHGATEHBLANK
CURSORHBLANKCURSORHBLANK
HSYNVDR
VGATE
VGATEHSYNCHSYNC
VINTVINTHSYNCHSYNC
Bits 3-4
B4 B3
0 0(DEFAULT)0 11 01 1
Mode of Operation
Interlaced Double Serration andEqualizationNon Interlaced Double Serrationlltegal StateNon Interiaced Single Serrationand Equalization
Double Equafeation and Serration mode will output equali-zation and serration pulses at twice the HSYNC frequency(í.e., 2. equalization or serration pulses for every HSYNCpulse). Single Equalization and Serration mode will outputan equalization or serration pulse for every HSYNC pulse. InInterlaced mode equalization and serration pulses will beoutput during the VBLANK period of every odd and evenfíeld. Interlaced Single Equalization and Serration mode isnot possible with this part
Bits 5-8
Bits 5 through 8 control the polarity of the outputs. A valuéof zero ín these bit tocations índicates an output pulse activeLOW. A valué of 1 indícales an active HIGH pulse.
B5—VCBLANK Polarity
B6—VCSYNC Polarity
B7— HBLHDR Polarity
BB— HSYNVDR Polarity
Bits 9-11Bits 9 through 11 enable several different features of thedevice.B9— Enable Equalization/Serrallon Pulses (0)
Disable Equalization/Serration Pulses (1)
B10— Disable System Clock (0)Enable System Clock (1)
Default valúes for B10 are "O" in the 'ACT715/LM1B82 and "1" in the 'ACT715-R/LM1882-R.
B11— Disable CounterTest Mode (0)Enable CounterTest Mode (1)
This bit is not intended for the user but is for Jnternaltesting only.
HORIZONTAL INTERVAL REGISTERS
The Horizontal Interval Registers determine the number ofclock cycles per line and the characteristics of the Horizon-tal Sync and Blank pulses,
REG1— Horizontal Front Porch
REG2— Horizontal Sync Pulse End Time
REG3— Horizontal Blanking Widtñ
REG4— Horizontal Interval Width # of Clocks per LJne
VERTICAL INTERVAL REGISTERSThe Vertical Interval Registers determine the number ofunes per trame, and the characteristics of the Vertical Blankand Sync Pulses.
REG5— Vertical Front Porch
REG6— Vertical Sync Pulse End Time
REG7— Vertical Blanking Width
REG8—'Vertical Interval Width # of Lines per Frame
EQUALIZATION AND SERRATION PULSESPECIRCATION REGISTERS
These registers determine the width of equalization and ser-ration pulses and the vertical ¡nterval over which they occur.
REG 9— Equalization Pulse Width End Time
REG10— Serration Pulse Width End Time
REG11'— Equalization/Serration Pulse VerticalInterval Start Time
REG12— Equalization/Serration Pulse VerticalInterval End Time
VERTICAL INTERRUPT SPECIRCATION REGISTERS
These Registers determine the width of the Vertical ínter-rupt signal ¡f used.
REG13— Vertical Interrupt Actívate Time
REG14—Vertical Interrupt Deactivate Time
CURSOR LOCATION REGISTERS
These 4 registers determine the cursor position location, orthey genérate sepárate Horizontal and Vertical Gating sig-náis.REG15— Horizontal Cursor Position Start Time
REG16— Horizontal Cursor Position End Time
REG17— Vertical Cursor Position Start Time
REG18—Vertical Cursor Position End Time
Signal SpecificationHORIZONTAL SYNC AND BLANKSPECIFICATIONS
AII horizontal signáis are defined by a start and end time.The start and end times are specified in number of clockcycles per line. The start of the horizontal line is consíderedpulse 1 not 0. All valúes of the horizontal timíng registers arereferenced to the falling edge of the Horizontal Blank signal(see Figure 1). Sínce the first CLOCK edge, CLOCK #1,causes the first falling edge of the Horizontal Blank refer-ence pulse, edges referenced to this first Horizontal edgeare n + 1 CLOCKs away, where "n" is the widlh of thetiming in question. Registers 1, 2, and 3 are programmed ¡nthis manner. The horizontal counters start at 1 and countuntil HMAX. The valué of HMAX must be divisible by 2. This
122
Signal Specification
HFPREGÍ
\
N
-~
S
">
HUAXREG4
HBUNK |
REG5 y
HSYNC —
f
[— HEOP
*J }
HUAX/2
\• HSERRP
RGURE1, Horizontal Waveform Specífícation
limitation ís ímposed because during interlace operation thisvalué ¡s intemally divided by 2 ¡n order to genérate serrationand equalization pulses at 2 X the horizontal frequency.Horizontal signáis will change on the falling edge of theCLOCK signal Signal specifícations are shown below.
Horizontal Period (HPER) = REG(4) X ckper
Horizontal Blanking Width = [REG(3) — 1] X ckper
Horizontal Sync Width = [REG(2) - REG(1)] X ckper
Horizontal Front Porch »- [REG(1} — 1] X ckper
VERTICAL SYNC AND BLANK SPECIF1CAT1ON
All vertical signáis are defined ín terms of number of linesper trame. This Ís true in both ínterlaced and noninterlacedmodes of operation. Care must be taken to not specífy theVertical Registers Ín terms of lines per field. Since the firstCLOCK edge, CLOCK *1, causes the fírst falling edge ofthe Vertical Blank (first Horizontal Blank) reference pulse,edges referenced to this fírst edge are n + 1 lines away,where "n" ts the width of the timing in question. Registers 5,6, and 7 are programmed Ín this manner. Also, Ín the Ínter-laced mode, vertical timing is based on half-lines. Thereforeregísters 5, 6, and 7 must contaín a valué twice the totalhorizontal (odd and even) plus 1 (as described above). Innon-tnterlaced mode, all vertical timing is based on whote-lines. Register 8 ¡s always based on whole-lines and doesnot add 1 for the first clock. The vertical counter starts atthe valué of 1 and counts until the valué of VMAX No re-strictions exist on the valúes placed in the vertical registers.Vertical Blank w¡|| change on the leading edge of HBLANK.Vertical Sync will change on the leading edge of HSYNC.(See Figure 2A.)
Vertical Frame Period (VPER) = REG(8) X hper
Vertical Reíd Period (VPER/n) = REG(B) X hper/n
Vertical Blanking Width = [REG(7} - 1] X hper/n
Vertical Syncing Width = [REG(6) - REG(5)] x hper/n
Vertical Front Porch = [REG(5) — 1] X hper/n
where n = 1 for noninterlacedn = 2 for interlaced
COMPOSITESYNC AND BLANKSPECIFICATION
Cornposite Sync and Blank signáis are created by logicallyANDÍng (ORing) the active LOW (HIGH) signáis of the cor-responding vertical and horizontal components of these sig-náis. The Cornposite Sync signal may also include serrationand/or equalization pulses. The Serration pulse interval oc-curs Ín place of the Vertical Sync interval. Equalization puls-es occur preceding and/or following the Serration pulses.The width and tocation of these pulses can be programmedthrough the registers shown betow. (See Figure 2B,~)
Horizontal Equalization PW = [REG(9) — REG(1)] X ckperREG 9 = (HFP) 4- (HEQP)+ 1
Horizontal Serratton PW — [REG(4)/n + REG(1) —REG(10>] X ckperREG 10 = (HFP) + (HPER/2) - (HSERR) + 1
Where n = 1 for noninterlaced single serration/equalizationn — 2 for noninterlaced double
serration/equalizationn = 2 for interlaced operation
124
Signal Specification (continuad)HEULKK
ijTiniTTTFijTinnrinnr
VTTREG5~
TUF/10137-5FIGURE 2A, Vertical Waveform Specification
VSYNC
TUF/10137-12F1GURE2B, Equalization/Serration Interval Programming
HORIZONTAL AND VERTICAL GATING SIGNALSHorizontal Orive and Vertical Orive outputs can be utilizedas general purpose Gating Signáis. Horizontal and VerticalGating Signáis are available for use when Composite Syncand Blank signáis are selected and the valué of Bit 2 of IheStatus Regíster ¡s 0. The Vertical Gating signal will changeín the same manner as that specified for the Vertical Blank.
Horizontal Gating Signal Width = [REG(16) - REG(15)] Xckper
Vertical Gating Signal Width = [REG(1B) - REG(17)] Xhper
CURSOR POSITION AND VERTICAL INTERRUPTThe Cursor Position and Vertical Interrupt signal are avail-able when Composite Sync and Blank signáis are selected
and Bit 2. of the Status Register ¡s set to the valué of 1 - TheCursor Position generales a single pulse of n clocks wideduring every line that the cursor is specified. The signáis aregenerated by logically ORing (ANDing) the active LOW(HIGH) signáis specified by the registers used for generat-ing Horizontal and Vertical Gating signáis. The Vertical In-terrupt signal generales a pulse during the vertical intervalspecified. The Vertical Interrupt signal will change ¡n thesame manner as that specified for the Vertical Blanking sig-nal.
Horizontal Cursor Width - [REG(16) - REG(15}] X ckperVertical Cursor Width = [REG(1B) - REG(17)] X hper
Vertical Interrupt Width = [REG(14) - REG(13)] X hper
125
Addressing LogicThe regíster addressing logic is composed of two blocks otlogic. The first ís the address register and counter(ADDRCNTR), and the second Ís the address decode(ADDRDEC).
ADDRCNTR LOGICAddresses for the data registers can be generated by one oftwo methods. Manual addressing requires that each byte ofeach register that needs to be loaded needs to be ad-dressed. To load both bytes of all 19 registers would requlrea total of 57 load cycles (19 address and 38 data cycles).Auto Addressing requires that only the ¡nítial register valuébe specifíed. The Auto Load sequence would require only39 load cycles to comptetely program all registers (1 ad-dress and 38 data cycles). In the auto toad sequence thelow order byte of the data register will be written first fol-lowed by the high order byte on the next load cycle. At the
time the Hígh Byte is written the address counter is incre-mented by 1. The counter has been imptemented to loop onthe initial valué loaded ínto the address register. For exam-ple: If a valué of O was written Ínto the address register thenthe counter would count from O to 18 before resetting backto 0. If a valué of 15 was written Ínto the address registerthen the counter would count from 15 to 18 before loopingback to 15. If a valué greater than or equal to 18 ¡s placedÍnto the address register the counter will continuousty loopon this valué. Auto addressing is initiated on the falling edgeof LOAD when ADDRDATA ¡s O and LHBYTE is 1. Incre-menting and loading of data registers will not commenceuntil the falling edge of LOAD after ADDRDATA goes to 1.The next risíng edge of LOAD will load the first byte of data.Auto Incrementing Ís disabled on the falling edge of LOADafter ADDRDATA and LHBYTE goes low.
Manual Addressing Mode
Cycle*
123456
Load Falling Edge
Enable Manual AddressingEnabte Lbyte Data LoadEnabie Hbyte Data LoadEnable Manual AddressingEnable Lbyte Data LoadEnable Hbyte Data Load
Load Rising Edge
Load Address mLoad Lbyte mLoad Hbyte mLoad Address nLoad Lbyte nLoad Hbyte n
TL/F/10137-7
Auto Addressing Mode
Cycle *
1
2
3
4
5
6
Load Falling Edge
Enabte Auto AddressingEnable Lbyte Data LoadEnable Hbyte Data LoadEnable Lbyte Data LoadEnable Hbyte Data LoadEnable Manual Addressing
Load Rising Edge
Load Start Address nLoad Lbyte (n)Load Hbyte (n); Inc CounterLoad Lbyte (n-M)Load Hbyte (n+1); Inc CounterLoad Address
ADDR/ÜATA
L/HBYTE /
126
Addressing LogicADDRDECLOGICThe ADDRDEC logíc decodes the current address and gen-erales the enable signal for the appropriate register, Theenable valúes for the registers and counters change on thefallíng edge of LOAD. Two types of ADDRDEC logíc is en-abled by 2 paír of addresses, Addresses 22 or 54 (VectoredRestart logíc) and Addresses 23 or 55 (Vectored Clear log-¡c). Loadíng these addresses will enable the appropriate log-ic and put the part into eíther a Restart (all counter registersare reinitialized with preprogrammed data) or Clear (all reg-isters are cleared to zero) state. Reloading the sameADDRDEC address will not cause any change in the state ofthe part The outputs during these states are frozen and theinternal CLOCK ís disabled, Clocking the part during a Vec-tored Restart or Vectored Clear state will have no effect onthe part. To resume operation in the new state, or disablethe Vectored Restart or Vectored Clear state, another non-ADDRDEC address must be loaded. Operation will begin inthe new state on the rising edge of the non-ADDRDEC loadpulse. It is recommended that an unused address be loadedfollowing an ADDRDEC operation to prevent data registersfrom accídentally beíng corrupted. The following Addressesare used by the devíce.
Address O Status Register REGÓAddress 1-18 Data Registers REG1-REG18
Address 19-21 Unused
Address 22/54 Restart Vector (Restarts Device)
Address 23/55 Clear Vector (Zeros All Registers)
Address 24-31 Unused
Address 32-50 Register Sean Addresses
Address 51-53 Counter Sean AddressesAddress 56-63 Unused
At any given time only one register at most Ís selected. It Íspossible to have no registers selected.
VECTORED RESTART ADDRESS
The function of addresses 22 (16H) or 54 (36H) are similarto that of the CLR pin except that the preprogramming ofthe registers Ís not affected. It Ís recommended but not re-quíred that thís address ¡s read after the ínitial devíce config-uration toad sequence. A 1 on the ADDRDATA pin (AutoAddressing Mode) wül not cause this address to automati-cally increment The address will loop back onto hself re-gardless of the state of ADDRDATA untess the address onthe Data ínputs has been changed with ADDRDATA at 0.
VECTORED CLEAR ADDRESS
Addresses 23 (17H) or 55 (37H) ¡s used to clear all registersío zero simultaneousry. This function may be desirable touse prior to loadíng new data into the Data or Status Regis-ters. This address ts read into the device in a similar fashíonas all of the other registers. A 1 on the ADDRDATA pin(Auto Addressing Mode) will not cause this address to auto-maticalty increment The address will loop back onto ¡tselfregardless of íhe state of ADDRDATA unless íhe addresson the Data inputs has been changed with ADDRDATA at 0.
ADURBEC Addruss
" DUUMT address cannot bo ADOROEC Addr«s
' OUTPUT/COUNT FREEZES• PART IS IN RE5TART/CLEARi ORIGINAL PROCRAWUED COUHT
DATA IS RELOADED INTO COUKTREGISTERS (VECTOR RESTART)i ALL REGISTERS CLEARED TO
ZERO (VECTOR CLEAR)
TL/F/10137-9FIGURE 3. ADDRDEC Tíming
GEN LOCKING
The 'ACT715/LM1882 and 'ACT715-R/LM1B82-R is de-signed for master SYNC and BLANK signal generation.However, the devices can be synchronízed (slaved) to anextemal timing signal in a limited sense. Usíng VectoredRestart, the user can reset the counting sequence to a giv-en location, the beginning, at a given time, the rising edge ofthe LOAD that removes Vector Restart At this time the nextCLOCK pulse will be CLOCK 1 and the count will restart atthe beginning of the first odd line.
Preconditioning the part during normal operation, before thedesíred synchronízíng pulse, is necesasry. However, sinceLOAD and CLOCK are asynchronous and ¡ndependent, thisÍs possible without ¡nterruption or data and performance cor-ruption, lf the defaulted 14.31818 MHz RS-170 valúes arebeing used, precondítioning and restarting can be minímizedby using the CLEAR pulse instead of the Vectored Restartoperation, The 'ACT715-R/LM1882-R Ís better su'rted forthis application because it elimínales the need to program a1 into Bit 10 of the Status Register to enable the CLOCK.Gen Locking to another count location other than the verybeginning or sepárate horizontal/vertical resetting ¡s notpossible wíth the 'ACT715/LM18B2 ñor the 'ACT715-R/LM1882-R.
SCAN MODE LOGICA sean mode Ís avaílable in the ACT715/LM1882 that al-lows the user to non-destructively verify the contents of theregisters. Sean mode ¡s invoked through readíng a sean ad-dress into the address register. The sean address of a givenregister is defined by the Data register address + 32. Theinternal Gtocking signal is disabled when a sean address isread. Disabling the ctock freezes the device in ¡t's presentstate. Data can then be serially scanned out of the dataregisters through the ODD/EVEN Pin. The LSB will bescanned out first Since each register is 12 bits wide, com-pletely scanning out data of the addressed register wiü re-quire 12 CLOCK pulses. More than 12 CLOCK pulses on thesame register will only cause the MSB to repeat on the out-pLit. Re-scanníng the same register \vil! require that registerto be reloaded. The valué of the two horizontal counters and1 vertical counter can also be scanned out by using addressnumbers 51 -53. Note that before the part will sean out thedata, the LOAD signal must be brought back HIGH.
127
Addressing LogiNormal device operation c;non-scan address. As the sedestruclive sean, the devícfrom the poínt at whích it w
RS170 Default R<The tables below show thRS170 Format (using a 14how they compare againsttions. The default signáis tCBLANK, HDRIVE and VDRthe beginning of the odd fieactive low pulses and theRegísters 13 and 14 are nInformation. If the Vertical 1pulse indicating the active I
Signal
HFPHSYNCWidthHBLANK WidthHDRIVE WidthHEQP WidthHSERR WidthHPER iod
VFPVSYNC WidthVBLANK WidthVDRIVE WidthVEQP IntrvlVPERiod (fietó)VPERiod (frame)
C (Continuad)an be resumed by loading ¡n a.anning of me regísters is a non-3 will resume correct operationas halted.
sgister Valúese valúes programmed for the.31818 MHz clock sígnal) andhe actual EIA RS170 Specifica-hat will be output are CSYNC,IVE. The device initially starts atId of interlace. All signáis haveclock is disabied at power up.ot invofved in the actual signalnlerrupt was selected so that anes would be output
RS170 Horizon
Width
22 Clocks68 Clocks
156 Clocks91 Clocks34 Clocks68 Clocks
910 Clocks
Reg
REGÓREGÓ
REG1
REG2REG3REG4
REG5REG6REG7REG8
REG9REG10REG11REG12
REG13REG14
REG15REG16REG17REGÍS
D Valué H
0
1024
23
91
157
910
7
13
41
525
57
410
1
19
41
526
911
92
1
21
000
400
017
05B
09D
38E
007
OOD
029
20D
039
19A
001
013
029
20E
38F
05C
001
015
Register Description
Status Register (71 5/LM1 882)Status Register (71 5-R/LM1862-R)
HFP End TimeHSYNC Pulse End TimeHBLANK Pulse End TimeTotal Horizontal Clocks
VFP End TimeVSYNC Pulse End TimeVBLANK Pulse End TimeTotal Vertical Lines
Equalization Pulse End TimeSerration Pulse StartTimePulse Interval StartTimePulse Interval End Time
Vertical Interrupt Actívate TimeVertical Interrupl Deaclivate Time
Horizontal Drive Start TimeHorizontal Drive End TimeVertical Drive Start TimeVertical Drive End Time
Rate PeriodInput Clock 1 4.31 81 8 MHz 69.841 nsUne Rate 1 5.73426 kHz 63.556 ¡LSReíd Rate 59.94 Hz 1 6.683 msFrame Rate 29.97 Hz 33.367 ms
tal Data
¡LS
1.5364.749
10.8956.356£3754.749
63.556
%H
7.47
17.15
10.00
3.74
7.47
100
SpecTfication (jzs)
1.5 ±0.1
4.7 ±0.1
10.9 ±0.2
0.1 H ±0.005H2.3 ±0.1
4.7 ±0.1
RS170 Vertical Data
3 Lines3 Lines20 Unes
11.0 Lines9 Lines
262.5 unes525 Unes
190.67190.67
1271.12699.12
1 6.683 ms33,367 ms
7.62
4.20
3.63
6 EQP Pulses6 Serration Pulses0.075V ± 0.005V0.04V ± 0.006V9 Unes/Field1 6.683 ms/FÍeld33.367 ms/Frame
128
-O.SVtO 4-7.QV
Absoluta Máximum Ratings (Note-i)If M ¡lita ry/Ae ros pace specífied devíces are required,please contact the National Semiconductor SalesOffice/Distributors for avaílabílity and spectfications.
Supply Voltage (Vcc)
DC Input Diode Current (|;K)V, = -0.5VV[ = Vcc +0.5V
DC Input Voltage (V|)
DC Output Diode Current (|OK)V0 = -0.5V
-20 mA
— o.svto VQC
DC Output Voltage (V0)
DC Output SourceorSink Current (|Q)
DC VCG or Ground Currentper Outpul Pin (Ice or IGND)
Slorage Temperature (
-20 mA+20 mA
-0.5VtoVcc+0.5V
±15 mA
±20 mA
~65°Cto-M50°C
Junction Temperature (Tj)Ceramic 175°CPlástic 140°C
Note 1: Absokjte maxImJm ratings ara those valúes beyond whlch damageto tha davice may occur. Tha databootc spacificattoro should be mat, withoutexception. to ensure that the system design Is relátate over ita power suppr/,temperatura and output/Jnput loading variables. National does not recom-mand operation of FACTiw drcuits outsida databook apocíticationg.
Recommended OperatingConditionsSupply Voltage (VCc) 4.5V to 5.5V
Input Voltage (V|) OV to VCG
Output Voltage (Vo) OV to VCc
Operating Temperature (T/074ACT54ACT
Minimum Input Edge Rate (AV/At)V!N from 0.8V to 2.0VVcc @ 4.5V, 5.5V
-40°Cto-55°Cto
125 mV/ns
DC CharaCteriStlCS For 'ACT Family Desees over Operating Temperature Range (unless otherwise specifíed)
Symbol Para meter Vcc00
ACT/LM1882
TA = +25"CCL = 50 pF
54ACT/LM1882 74ACT/LM1882
TA = -55°Cto -t-125*CCL - 50 pF
TA = -40e
to -J-85°C
Typ Guaranteed Lim'rts
Units Conditions
VOH Mínimum HEgh LevelOutput Voltage
4.55.5
4.495.49
4.45.4
4.55.5
3.86
4.86
4.45.4
3.74.7
4.45.4
IOUT = —50 ¡i A
3.76
4.76
*VIN = V[L/VIH
'OH = ~8 mA
Máximum Low LevelOutput Voltage
4.55.5
0.0010.001
0.10.1
0.10.1
0.10.1
IOIJT = 50 fiA
4.55.5
0.36
0.36
0.50.5
0.44
0.44
*V|N = V|L/V,HIOH = +8 mA
IOLD Minimum DynamicOutput Current
5.5 32.0 32.0 mA VOLD - 1.B5V
IOHD Mínimum DynamicOutput Current
5.5 -32.0 -32.0 mA VOHD = 3.85V
Máximum InputLeakage Current
5.5 ±0.1 ±1.0 ±1.0V| = VGC, GND
Supply CurrentOuiescent
5.5 8.0 160 80 , GND
ICCT Maximum Icc/'np 5.5 0.6 1.6 1.5 mA - 2.1V
'Alloutputs loaded; thragholds on Input assodated wíthlnput undertast
Note 1:Test Load 50 pF. 500ÍI to Ground
129
AC Eléctrica! Characteristics
Symbol
ÍMAXI
ÍMAX
tpi_Hi
tpl_H2
tpUH3
Para meter
InterlacedÍMAX(HMAX/2ÍSODD)
Norv-lnterlaced Í^AX
(HMAX/2isEVEN)
Clock to Any Output
ClocktoODDEVEN
(Sean Mode)
Load to Outputs
VCC
00
5.0
5.0
5.0
5.0
5.0
ACT/LM1882 54ACT/LM1B82 74ACT/LM1882
TA = +25-C TA = ~55*C TA = "40°C
.T cn ,- to -Í-125°C to +85"CCL — 50 pr
Min Typ Max Min Max Min Max
170 190 130 150
190 220 145 175
4.0 13.0 15.5 3.5 19.5 3.5 18.5
4.5 15.0 17.0 3.5 22.0 3.5 20.5
4.0 11.5 16.0 3.0 20.0 3.0 19.5
Units
MHz
MHz
ns
ns
ns
AC Operating Requirements
Symbol
tsctsc
tsd
*
thd
trec
twtd-
twld +
twclr
t»*
Para meter
Control Setup Time
ADDR/DATA to LOAD-
L/HBYTEtoLOAD-
Data Setup Time
D7-DOtoLOAD+
Control HoldTime
LOAD- to ADDR/DATA
LOAD- to L/HBYTE
Data Hold Time
LOAD+ toD7-DO
LOAD+toCLK (Motel)
Load Pulse Width
LOW
HIGH
CLR Pulse Width HIGH
CLOCK Pulse Width
(HIGH or LOW)
VCG(V)
5.0
5.0
5.0
5.0
5.0
5.05.0
5.0
5.0
ACT/LM1882
Typ
3.03.0
2.0
00
1.0
5.5
3.03.0
5.5
2.5
54ACT/LM1882
TA = -55*C
to -M25°C
74ACT/LM1882
TA - -40°C
to +85-C
Guaranteed Mínimums
4.04.0
4.0
1.01.0
2.0
7.0
5.55.0
6.5
3.0
4.54.5
4.5
1.01.0
£0
8.0
5.57.5
9.5
4.0
4.54.5
4.5
1.01.0
2.0
8.0
5.57.5
9.5
3.5
Units
nsns
ns
nsns
ns
ns
nsns
ns
ns
Note 1: Removal ot Vectored fieset or Resialto Clocíc.
CapacitanceSymbol
CIN
CpD
Parameter
Input Capacitance
Power Dissipation
Capacitance
Typ Units Conditions
7.0 pF VCG = 5.0V
17.0 pF VCC = 5.0V
10
130
AC Operating Requirements (continuad)
Tl/F/10137-6RGURE 4. AC Specifications
Additional Applications InformationPOWERING UP
The 'ACT715/LM1882 default valué for Bit 10 of the StatusRegister is 0. This means that when the CLEAR pulse isapplied and the registers are ¡nitíalized by loadíng the de-fault valúes the CLOCK !s disabled, Before operation canbegin, Bit 10 must be changed to a 1 to enable CLOCK. !fthe default valúes are needed (no other programming ís re-quíred) then Figure 5 ¡Ilústrales a hardwired solulion to facilí-tate the enabling of the CLOCK after power-up. ShoukJ con-trol signáis be difficult to obtaín, Figure 6 ¡Ilústrales a possi-ble solution to automaticalty enable the CLOCK upon pow-er-up. Use of the 'ACT715-R/LM1882-R elimínales theneed for most of thís circuitry. Modlflcations of the Figure 6circuit can be made to obtain the lone CLEAR pulse stillneeded upon power-up.
Note that, although during a Vectored Restart none of thepreprogrammed registers are affected, some signáis are af-fected for the duration of one frame only. These signáis arethe Horizontal and Vertical Orive signáis. After a VectoredRestart the beginning of these signáis will occur at the firstCLK. The end of the signáis will occur as programmed. Atthe completion of the first frame, the signáis will resume lotheir programmed start and end time.
PREPROGRAMMING "ON-THE-FLY"
Although the 'ACT715/LM1882 and 'AGT715-R/LM1882-Rare completely programmable, certaín limltations must besel as lo when and how the parte can be reprogrammed.Care must be taken when reprogrammíng any End Timeregisters lo a new valué that is tower than the current valué.Shouid the reprogramming occur when the counters are at acount after the new valué but before the oíd valué, then thecounters wlll continué to counl up lo 4096 before rdlingover.
For this reason one of the following two precautions arerecommended when reprogramming "on-the-fly". The firstrecommendation is to reprogram horizontal valúes duringIhe horizonial blank interval only and/or vertical valúes dur-ing the vertical blank interval only. Since thís would requíredelicate timing requiremenls the second recommendalionmay be more appropriate.
The second recommendation is to program a Vectored Re-start as the final step of reprogramming. This will ensurethat all registers are sel to the newly programmed valúesand thal all counters restad at the first CLK position, Thiswill avoid overrunning the counter end times and will maín-lain the video ¡ntegrity.
:
1
2
' I* A5 C
• í7 18 5
9
10
20
19
ie17
16
15
H
13
13
11
» ADOR/DATA.
CTTC
QDDEVOJ
'
HDRIYE
TL/F/10137-10FIGURE 5. Default RS170 Hardwire Configuraron
11
131
Additional Applications Information (Continued)
PIN
*- LOAD PIN(HOT fJECESSARY
UM1BB2-R)
TUF/10137-11Nole: A 74HC221A may ba substituled lor the 74HC423A Pin 6 8TMl Rn 14 must be harthMrad to GND
Componente
R1:4.7k Cl:10/iFR2:10k C2;50pF
RGURE 6. Circuit for Clear and Load Pulse Generation
Ordering InformationThe devíce number Is used to form part of a simplified purchasing code where a package type and temperatura range aredefined as follows:
74AGT 715 QR
Temperature Range Family74ACT = Commercial TTL-Compatible54ACT= Military TTL-Compatible
Device Type -715 « Default;CLOCKD¡sabled
715-R = DefaulUCLOCKEnabled
Package Code •P = Plástic DIPD = CeramtcD!PL — Leadless Chip Carrier(LCC)S = Small Outline (SOIC)
Defauit:CLOCKDisabled
DefauitCLOCKEnabled
Special VariationsX = Devices shipped ín 13" reels
QR = Commercial grade device withburn-in
QB = Military grade device withenvíronmental and bum-inprocessIng shipped íntubes.
- Temperature RangeC = Commercial (—40°C to +85"C)M = Military (-55°Cto -M250C)
OR
LM1882CM = Commercial Small Outline (SOIC)LM1882CN = Commercial Plástic DIPLM1882J/883 = Military Ceramíc DipLM1882E/883 = Military Leadtess Chip Carrier
LM1882-RCM = Commercial Small Outline (SOIC)LM1882-RCN = Commercial Plástic DIPLM1882-RJ/883 = Military Ceramic DipLM1882-RE/883 = Military Leadless Chip Carrier
132
DimensiOnS Inches (mllllmeters)
. P (1.600-1.905)
J.045-O.B55 1(1.143-1.397)-! _/
TYP yO.Q6T-O.OS3 I11.TUZ-2.108) "*"1
TYP
O.MD ±0.010(1.B1E±B,25Í)
3P1.CS
Botlom VIew
20-Terminal Ceramíc Leadless Chip Carrier (L}NS Package Number E20A
14
111loo
* *
PhySÍCal DímensionS ¡nches (milllmeters) (Continued)
O.IBS10.535)
Ü.MSpa.n9|-pi .(ía.«M|
Í.t05-l.qa_/ta.H7-i.ija)
?liJ Lil ül U Uü Lü Lii Ll l±J tí'
1 W11-Í.1W ^- ""
ASSL-^. - |
*AIi ENK U j-l .-M*1*-"1'
20-Lead Ceramic Dual-ln-üne Package (D)NS Package Number J20A
(1B.DM-lO.W3l
ffl 1) 11 17 1» 1S 1( 13 U 11
ñ ñ ñ ñ ñ ñ ñ ñ ñ ñ
-O
u ut 3 Í 5 S 7 8 Í 1 D
JE L_lD.D16-O.B5B
(0.4Ü6 IJTnjTTFALL LEAOS
i 1 1 ._ : ii J(D.3H) —M U pjn) —*4 U |8
,
_J . °°"Tt11 O.!!»
20-Lead Small Outiine Integrated Circuit {S}NS Package Number M20B
15
134
^> "mi— W7~ ^
H cO o>^ Ofs. JJ"*-v, ^^™ ir*o ^**< 2Tfr 0)
• >I Q)
06 -Qco jo^ c
3ÉLO 0)
rl O
O
S
HO
TtLO
CSI0000
i_l
Physical pjmension
0.032 X 0.030
12.337 X 0.762J \.
5 inches (millimeters) (Continued)
0.970-0.930
(24.638-25.H6)
jHinniwirnifíiiíTíifHífñirnirTTi
© s~~\
• 0.210 . >
(7.1121 DrTIO[<
MIN
0.29Q-0.32S 1 __
(7J6E-B.255)
1 0.065
• tl.651)
fr tijfL/37.5' ±7.5-11 o.BDfl-0.0151
U (0.203-0^81)
OJ50 (1-Q1B) WU
(B.B90) '"""
ÜJLULUUJLLJLULDLLlLLJliU1 0.090
0.060 *OM OMQ . DPTIOW2 i(1J24) (1.016) * («50 \P TYP | \ 1 1
U u u u u u u u u M UlOOHOMOOMMru u u u u u u u u u
Uo.100iQ.010 | | |!Z_540±Q.254t ' 1" ' 0.014-O.U23
(0.3S5-0.5BS) '
8.032=0.005 f—, ,_,
1 RAD \0^40-0.260 \ (
(6.Q9B-G.604) PIN ND.1 IDENT ~- J> )
i r^* )LU
OPT10N2
- Ü.130 O.DB5
1 I3J02 0,127) |
. D.145-DJOO! (3-683-5.080)
-ÍO-iOJW ! j1 0.020 1
0,125-0.150 (0.508)
(3,175-3.810) M1N
«.w^
20-Lead Plástic Dual-ln-Líne Package (P)NS Package Number N2QB
LIFE SUPPORT POL1CY
NATIONAL'S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CR1T1CAL COMPONENTS IN LIFE SUPPORTDEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDEN? OF NATIONALSEMICONDUCTOR CORPORATION. As used herein:
1. Life support devices or systems are devices or 2. A critical component ¡s any component of a lifesystems which, (a) are intended for surgical implant support device or system whose failure to perform caninto the body, or (b) support or sustain ufe, and whose be reasonabíy expected to cause the failure of the lifefailure to perform, when properfy used ¡n accordance support device or system, or to affect its safety orwith ínstructions for use provided ¡n the labeling, can effectiveness.be reasonabíy expected to result in a significan! injuryto the u ser.
^^f CorporationI/' lili West Bard'n Road
Arfington.TX 76017Teb 1(800) 272-9959Fax: 1(800) 737-7018
National SemiconductorEuro pe
Fac (+¿9) 0-180-530 85 86Emaíb cniwgeel8vm2jisc.com
Deutsch Tet (+¿9) 0-180^530 85 85Eno)bh Tet (+¿9) 0-180^532 78 32rtangais Tel: (+49) 0-18CW32 93 58llaJiano Tel: (+49) 0-180-53¿ 1680
Natíonal Semiconductor National SemiconductorHoog Kong Ltrf. Japan Ltd.ISthFtoot.Straighiaiock. Teh 81-043-293-2309Ocean Centre, 5 Cantón Rd. Fax: 81^43-299-2408Tsimshatsuí. Kowloon•iong KoogT9t(852) 2737-1600Fax: (852) 2736-9960
Nstoral do«s rol t1y tor i ot ona»^ ¡«oiied, ro on^ pal I wrs«s a-« inr
5.1.2 Memoria MCM6206
32K x 8 Bit Fast Static RAM MCM6206
MEMORY MATRIX256 ROWS x
128XBCOLUMNS
COLUMN I/O
COLUMN DECODER
VCGvss
Al A2 A5 A10 A12 A13 A14
PIN ÑAMES
AO-A14 .......
W . .... .G ........
Wrile Enable........ Ouipul Enable
E........vcc
Vss • • - . . .
............ Ghlp Enable
MCM6206 THUTH TABLE (X - don't cara)
V/ ModaMot Sslected
Output Disabled
ReadWrile
VGC Currcnl
ICCA>CCA
'CCA
Output
Hlgh-ZHlgh-Z
D0utHfgh-Z
Cycle
Read Cycte
Wnte Cycle
NP PACKAGE300 MIL PLÁSTIC
CASE 71 08
HJ PACKAGE300 MIL SOJCASEB10B
PIN ASSIGNMENT
A14 [
A12 [
A 7 [
A6 [
A5 [
A4 [
• A3 [
A 2 [
A1 [
AO [
DOO t
DQ1 [
DQ2 [
Vsst
22
] A13
] AB
] A9
3 A11
] A10
] DQ7
] DO6 .
DQ4
DQ3
ORDERING INFORMATION (Order by Full Part Number)
MCM 6206 X XX XX
Motorola Memory PreHx
Parí Number-
^ Shipping Melhod (R2 = Tape & Rael, Blank = Rails)
Speed (17 = 17 ns, 20 « 20 ns, 25 = 25 ns}
Package {NP « 30Q mil Plástic DIP, NJ = 3QO mil SOJ)
Full Part Numbefs—MCM6206NP17 MCM6206NJ17 MCM6206NJ17R2MCM6206NP20 MCM6206NJ20 MCM6206NJ20R2MCM6206NP25 MCM6206NJ25 MCM620GNJ25R2
OuIckRAM, Pago 12
136
MOTOROLASEMICONDUCTORTECHNICAL DATA
Advance InformationQuickRAM™Fast Static RAM Family
The QuickRAM Family oí fas! statíc RAMs is labricaled usíng Motorola's hígh-performance sülcon-gate CMOS technofogy, Síalic desfgn elimínales the needfor external clocks or timlng slrobes, while CMOS circuilry reduces power con-sumplíon and próvidas forgreaterrellabílity.
The producl family ¡ncludes devlces withíourdiflerenldensities: 294,912 bits,262,144 bits, 73,728 bits, and 65,536 bils.
These devices meet JEDEC slandards for funclionaiity and pinoul, and areavailable in plasüc duaf-in-line and plástic small-outline J-Ieaded packages.
• SinglsS V ±10% Power Supply• Fully Static —No Clock orTiming Strobes Necessary• Fast Access Times: 12,15,17, 20, and 25 ns• Equal Address and Chtp Enabla Access Times• Output Enable (G) Fealure for Increased System Flexibilily and lo Elimínate
Bus Contention Problems —on MCM6205/06, MCM6209, MCM6264/65, andMCM6290
• Low Power Operation: 120-160 mA Máximum AC• Fully TTL Compatible — Three Slale Oulput• Sepárale Dala Input and Output on MCM6207 and MCM62B7
CONTENTS
Family Máximum Ratings and DC CharacterlstlcsFamily AC CharacteristicsDevíce Data (Seo Numérica! Index) . . .Packago DimensiónB .Output Load Condítions
Paga..... 2
48
See Chapter 14. -16
DEVICE NUMERICAL INDEX
Part Number
MCM6205-17,-2Q,-25MCM6206-17, -20, -25MCM6207-15,-20,-25MCM6208-15,-2Q,-25MCM6209-15,-20,-25
MCMeae-í-is.^oMCM6265-15,-20,-25MCM6287-12,-15,-20MCM6288-12.-15MCM6290-12.-15
Access Times (ns)
17,20,2517,20,2515.20,2515,20,2515,20,25
15,2015,20,2512,15,20
12,1512,15
Organlzatlon
32KX932KX8256K x 164K/4
64Kx40E
8 K X 8BKX9
64KX116Kx4
16KX4OE
Page
1412e
1010
13159
1111
256K
256K x 1MCM6207-15, -20, -25
64Kx4
64Kx4with OEMCM6209-15, -20,-25
32Kx8MCM6206-17)-20)-25
32Kx9MCM6205-17,-20, -25
64K
64Kx1MCM6287-12,-15,-20
16KX4MCM6288-12,-15
16Kx4withOEMCM6290-12J-15
8 K x 8MCMG2G4-15, -20
8Kx9MCM6265-15,-20,-25
OuichRAM Is a Irademark o( Motorola, Inc.Thls bocumenl conlalns Inlormatíon on new producís. Specilfcallons and ¡ntorrpaibn hotein are subjacl lo chango withoul notica.
OulckRAM, P»o« 1
MOTOROLA MEMORY DATA
137
QuickRAM
ABSOLUTE MÁXIMUM RATINGS (See Note)Rallng
Power Supply Vollage RelaÜve to Vss
Vollage on Any Pin, Except VGC« Helalive to VsS
Output Curren! [per I/O)
Power Dísslpation
Temperalure Under Blas
Qperatlng Temperatura ' •
Slorage Tempe ratu re-Pía stic
Symbol
VCGVin,V0ut
'out
PDTblas
TA
Tslg
Valué
- 0.5 to -f 7
- 0.5 lo Vcc 4-0.5
±30
1
- lO tO +85
0 to +70
-55(0+125
Unll
V
V
mA
W
°C
°C
°cNOTE: Permanenl device damage may occur l( ABSOLUTE MÁXIMUM RATINGS are exceeded.
Funclional operatlon should be restricied lo Ihe OPSRATING CONDITIONS. Exposure tovollages higher than Ihe operallng vollages for extended perlods oí lime could affect devlcarellabitity.
This davlce conialns clrcullry to protect the ínputsagahsl damaga due lo hlgh statlc voltages or electric(¡elds; however, It Is advised Ihat normal precautions betaken lo avold appllcatlon oí any voltage higher thanmaxlmumratedvollaaeslothlshigh-impedancecircuit.
Thls CMOS memory circuí! has been designad to meetthe de and ac speclflcatlons shown in the tables, alterIhermal equilíbrium has been eslabtished.The clrcult Isfn a test sockel 'or mounted on a printed clrcult boardand transverso alr (low oí at least 500 linear feet perminutéis mainlained.
DC OPERATING CONDITIONS AND CHARACTERISTICS (VGG - 5 V±10%. TA - O to +70*0. Unless Othefwlse Noled)
Parameler
Supply Vollage
Input Hlgh Vollage
Input Low Voltage
Inpul Leakage Current
Outpul Leakage Current
Output Hlgh Voltags
Output Low Vallage
Condlllons
Operatlng Vollage Range
QV<;V|n*Vcc
Output(s) Dlsabled, 0 V £ Vou\ VCG
!OH--4mA
IQL - 8 rnA
Symbol
VGCVIHVIL
'ikod)'lkg(O)
VOHVOL
Mln
4.5
2.2
-0.5"_
—
2.4
-.
Max
5.5
Vcc-t-0.3'
0.8 '
±1
±1
-
0.4
Unlt
V
V
V
UA
HA
V
V
(max) - VCG •*• °-3 V de; VIH (max) - VCG -t- 2 V ac (pulse wkflh á 20 ns)"V|t_ (mln) - -0.5 V de, VIL (mln) - -2 V ac (pulse wldth <T 20 ns)
, Pase 2
138
QuickRAM
POWEH SUPPLY CURRENTS (AC Operallng Condlüons Unless Olhanvlse Moled)
Denslty
64K
256K
Conllg.
16Kx4
64Kx1
8Kx6
8 K x 9
A!l
All
64KX4
256K x 1
32KX8
32KX9
AK
All
Devlce
MGM6288/90
. MCM6287
MCM6264
MCM6265
All
AJÍ
MCM620B/Q9
MCMB207
MCM6206
MCM6205
All
A!l
Parameter
AC Active Supply Currenl(lout - 0 mA, VCG - Max, [ - lmay:)
AC Slandby Curfent(S-ViH.Vcc-Max.l-ffnax)
CMOS Slandby Curren!(VCC • Max, [ - 0 MHz,
E*Vcc-0.2V
V(n * VSs +0.2 V, or 2; VCG -0-2 V)
AC Acllve Supply Currenl(lout - ° mA, VCQ - Max, í -"fmax)
AC Slandby Curren!(e-V|H.Vcc-Max,Ulmax)
CMOS Slandby Currenl(VCC-Max, f-OMHz,
E*Vcc~0-2V*
V¡n * VSS +0.2 V, or * VCC -0.2 V)
Symbol
ICCA
ISBI
'SB2
ICCA
ISBI
'SB2
-12
150
150
_—45
20
_
_
—
—
-15
140
140
140
140
40
20
155
150
__
—
50
20
-17
__
_
—
—
—
—
155
160
45
20
-20
—
130
130
130
35
20
145
140
150
155
45
20
-25
—
—
—
120
30
20
135
130
140
145
40
20
Un»
mA
mA
mA
mA
mA
mA
*For devlces wilh múltiple chlp enables o( opposlte pofarily.lí £ VCG - °-2 V or E2£ Vss + 0-2 V
CAPAC1TANCE {f - 1 MHz, dV « 3 V, TA - 25"C, Perlodicatly sampled talhef than 100%lesled)
Characlerlsllc
Address and Dala Input CapadtanceMCM6287 (64K X I), MCM628B/90 (1 6K X 4)MCM62B4 (8K x 8), MCM6265 (8K X 9)MCM6207 (256K x 1), MCM6208/09 (64K x 4)MCM6205 (32K X 9), MCM6206 (32K x 8)
Control Pin Input Capadtance (E.-'g, W)MCM6287 (64K X 1), MCM6288/90 {1 6K X 4)MCM6264 (8K x 8),.MCM6265 (BK x 9)MCM6207 (256K X 1), MCM620B/09 (64K X 4)MCM6205 (32K x 9), MCM6206 (32K x 8)
Ouíput CapacltanceMCM62B7 (64K X 1), MCM6288/90 {16K x 4}MCM6264 (8K X 8), MCM6265 (8K X 9}MCM6207 (256K x 1), MCM6208/09 (64K x 4)MCM6205 (32K x 9). MCM6206 (32K X 8)
. Symbol
Cout
Max
6666
6
66
8
778B
Un» .
pF
PF
pF
'Fordevices wlth múltiple chlp.enables, Eí and E2 are fepresonled byí ¡n thls dala shaet. E2 Is o( opposite polarlty to~E.
QukkRAM, P»o« 3
MOTOROLA MEMORY DATA
139
QuickRAM
AC OPERATING CONDITIONS AND CHARACTER1STICS5 V ±10%, TA = O lo +70°C, Unless Otheiwise Noted)
InpulTimlng Measurement Reference Level ....... 1.5 VInput Pulse Levéis O to 3 VInput RIse/Fall Time 5 ns
READ CYCLE (See Notes 1 and 2)
OulputTíming Measurement Relerence Level ...... 1.5 VOulput Load Figure 1A Unless Olherwise Noted
Product Family
MCM62B8 and MCM6290
MCM6287
MCM6264
MCM6265
MCM6208 and MCM6209
MCM6207
MCM6206
MCM6205
Parameter
ReadCycleTIma
Addrsss Access Time
Enable Access Time
Oulpul Enable Access Time
Oulput Hold (rom Address Chango
Enable Low to Output Active
Output Enable Low to Ouiput Aclive
Enable Hlgh lo Output Hlgh-Z
Output Enable Hign to Outpul High-Z .
Power Up Time
Power Down Time
Conllgurallon
16Kx4
64Kx!
BKx8
B K x 9
64Kx4
256K x 1
32KX8
32Kx9
Symbol
Sld
IAVAVIAVQVIELQV
.IGLQV-IAXQXIELQXIGLQX
IEHQZIGHQZ
IELICCHIEHICCL
Alt
IRCIAA
IACSIOE'OH
ICLZIOLZICHZIOHZIPUIPD
-12
V
-/
V^-' * Lí *v '*tí.-* ^ j*^t t í-V.47
&&JW&*
W?SMI
-15
V
V
V
VV
V
-12
Mln
12
—
—_
i.
4
0
0
0
0
—
Max
—12
12
6
—
—
—
6
6
—
12
-15
Mln
15
—
—
—4
4
0
0
0
0
—
Max
—
15
15
8
—
—_
8
7
—
15
-17_
_
_
_
—
—
•í
4
-17
Mln
17
—_
—4
4
0
0
• o0
—
Max
—
17
17
9
—
—
~
ea
—17
-20
tBpBTO
V
V
VV
V
V
V
-20
Mln
20
—
—
—
4
4
0
0
0
0
—
Max
—
20
20
10
—
—
—
9
8
—
20
-25
íuoybñótA*«t-* >ÍJ t, >íí'IfiROOÜGTS
Ftr Vi
V
V
V
V
V
-25
Mln
25
—
—
—
4
4
0
0
0
0
—
Max
—
25
25
12
—
—
—
10
10
—25
Denstty
61K
256K
Un»
ns
nsns
ns
ns
ns
ns
ns
ns
ns
ns
Notes
3
4
5,6,7
5,6,7
5,6,7
5,6,7
NOTES:1. Wls hígh for read cycle.2. For devlces wilh múltiple ch!p enables/E"! and E2 are representad bylTin thls dala sheet. E2 is oí opposite polarily toTT.3. All Umings are reíerenced from Ihe last valid address Jo Ihe first transltlonlng address.4. Addresses valid prior to or colncident wllh"ETgoIng low.5. At any glven voltage and temperatura, tEHQZ max < 'ELQX m'n' and tQHOZ max < 'GLQX m)n, D0"i '°r a Siven device and from
devlce lo devíce.6. Transltlon Is measured 500 mV from steady-state voltage wilh load of Figure 1 B.7. Thls parameler Is samplod and not 100% tested.8. Device ¡s contlnuously selected.'E" £ V¡L and fj í V|[_<
QuickRAM, Paoe 4
140
QuickRAM
A (ADDRESSJ
READ CYCLE 1 .(See Note I
• IAVAV
IAXQX
Q (DATA OUT) PREVIOUS DATA VALIÓ ) (XXXXXXXX X) ( DATAVALID
tAVOV :
A {ADDRESS)
E (CHIP ENABLE)
3 (OUTPUT ENABLE)
Q(DATAOUT)-
READ CYCLE 2 (See Notes 2 and 4)
IAVAV
~S_
AIGLQV
1ELICCHI QQ _ —- —. —. — — — — — ^—
ISB-
Uvov
-C
-tGHQZ-
.c
OATAVAUD
IELICCL-
N,ACTEST LOAOS
OUTPUT
25511-
See Oulpul Load Condillons, page 1 B.
Figura 1A
TIMIHQ PARAMETER ABBREVtATIOHS
signal ñame (rom whlch intewal !s definedtransilion dlrecllon íor íirsl signal
slgnal ñame to whlch Inlerval ís delínedtransíilon dlreclíon lor second slgnal
The transllion delínllíons usad in this data sheet are:H •= tfansllion to nlghLn Iransilfoato lowV -transltlonlo valldX - transllion to Invalld or don't caraZ « transillon to ofl (high Impedance)
FlgUre 1B
SpF(INCLUDINGSCOPEANDJIG)
TIMING LIMITS
The lable oí timlng valúes shows either a mlnlmuní or a máximumllmlt for each parametsr. Inpul requiremanls are speciried (rom theexternal system point oí vlew. Thus, address selup time Is shown as amínimum slnce the system musí supply at least Ihal much time {evenIhough mosl devlces do not requlre íi). On (he olher hand, responsesfrom the memoiy are specllied (rom the device poínl of v!ew. Thus,the access time ¡s shown as a máximum slnce the device oulput wlilbe valid no laler tlian thal lime.
QuickRAM, Page 5
MOTOROLA MEMORY DATA
141
QuickRAM
WRITE CYCLES
UCM6288 and MCM6290
MCM6287
MCM6264
MCM6265
MCM6208andMCM6209
MCM6207
MCM6206
MCM6205
WRITE CYCLE 1 (WControlled) (S« Note. 1, 2, and 3)
Parameler
Wrile Cycle Time
Address Setup Time
Address Valid to End of Write
Wriie Pulse Wídlh
Write Pulse Width, G High{Output Enable devlces)
Data Valld lo End of Write
Dala Hold Time
Write Low lo Output High-Z
Wrlle High lo Output AcÜve
Wrlle Recovar/ Time
Symbol
Std
IAVAVIAVWL!AVWH
IWLWH.HVLEH¡WLWH.tVVLEH
tDVWH
tWHDX
tWLQZ
IWHGXtWHAX
Alt
IWG'AS¡AW
ÍWP
IWP
IDW"DH
iwzÍQW
tWR
-12
Mln
12
0
10
10
8
6
0
0
4
0
Max
—
—
——
—_
6
—
—
-15
Mln
15
0
12
12
10
7
0
0
4
0
Max__
—
——
.
—__
7
—
—
-17
Mln
17
0
14
14
11
8
0
0
4
0
Max
_
—
—
—
—__
8
—
—
-20
Mm
20
0
15
15
12
8
0
0
4
0
Max
_~
—
—
• —
—
—
—
8
—
—
-25
Mln
25
0
20
20
15
10
0
0
4
0
Max
-
—
-
—
:
—
—
10
—_
Unlt
ns
ns
ns
ns
ns
ns
ns
ns
nsns
Notes
4
5
6,7,8
6,7,8
WRITE CYCLE 2 (ITConlrolled) (Sea Note» 1. 2, and 3}
Parameter
Write CydeTime
Address Setup Time
Address Valld to End of Write
Enable lo End of Wrtte
Data Valid to End of Write
Data Hold Time
Wrile HecoveryTimfl
Symbol
Std
IAVAVIAVEL"AVEHIELEH.IELWHÍDVEHIEHDXIÉHAX
All
twcIASIAW
•tew
IDWIOH¡WR
-12
Mln
12
0
10
8
6
0
0
Max
—
—
—
—
—_
—
-15
Mln
15
0
12
10
7
0
0
Max
—
—
—
' — '
—
—
~
-17
Mln
17
0
14
11
8
0
0
Max
—
—
—
—
_
—
—
-20
Min
20
0
15
12
B
0
0
Max
—
— ,
—
—
—
—
—
-25
Mln
25
0
20
15
10
0
0
Max
—
—
—
~
—
—
—
Unlt
ns
nsns
ns
ns
ns
ns
Notas
4
9,10
NOTES: _l.Awriteoccursdurlng the overlap oí Elowand W low.2. Fordevlceswiíh múltiple chlpenabies.Hí and E2 are representad byÉ~]n thls data sheet. E2 ¡s oí apposite polarltyto E".3. For Output Enabla devicas, lf G goes tow coinciden! with or atterWgoBs low, the output wlll remain in a high Impedance state.4. All tlmings are reterenced from the last valid address to the tírsl Iransitlonlng address.
5. For Oulput Énable davlces, lf G~£ VIH. Ule output wlll remain In a high Impedance stals.6. At any grven voltage and temperatura, twLQG niax < 'WHQX m'n' D0tn 'Gr a 9'ven devjce and from device lo devlce.7. Transítion Is measured 500 mV (rom sleady-state voltaga with load oí Figure 18.8. TTiIs parameler is sampled and not 100% tested.9. lf f= goes low cainctdent willi or afterWgoes low, ihe output w¡l| remain In a high Impedance state.
10. lf E goeshlgh coinciden! with orbeforeWgoeshlgh, tha output will remainín a high Impedanca slala.
142
QuickRAM
WR1TE CYCLE 1 {See Note 2)
A(ADORESS)
E (CHIPENABLE)
W [WRITE ENABLE)
Q(DATAOUT)
)
xxxxHIGHZ
<
\
t „-...
XX XXX
A/Y
i ..
,*
KXXX-IWLQZ^
VYV^^
. tWI.WH »IWLEH
,
f OATAVALID
HIGHZ
)(
^
^
\Ht
AX
.IWHDX
xxxxxxAAAA/X
WRITE CYCLE 2 {See Note 2)
A(ADDRESS) -
E (CH1P ENABLE)
W (WRITE ENABIE)
. OpATAIN) XXXXXX
\ .. _..
^ a ^ ;^ 1 ELEH ^
\i .,-,.
XXXXX XXXX XX) \^VAUDHIGH-Z
/
^IEHAX
i
\
J
0
¿
(XXXXX
QuickRAM,
MOTOROLA MEMORY DATA
143
r&pFgi-.-S:?íí~ - -- *si/3*a«Sr > ViT??™ tf :' ^^^^ T^%T^E«P^ - '
5.1.2 Conversor A/D ADC0820
National S emi c o n d u ct o rFebruary 1995 o
oo
ADC0820 8-Bit High Speed ju,P CompatibleA/D Converter with Track/Hoid FunctionGeneral DescriptionBy using a half-flash conversión technique, the 8-bitADC0820 CMOS A/D offers a 1.5 ¿is conversión time anddissípates only 75 mW of power. The half-flash techniqueconsists of 32 comparators, a most sígnificant 4-bit ADCand a least significant 4-bÍt ADC.
The input to the ADC0820 is tracked and held by the inputsampling círcuítry eliminating the need for an extemal sam-ple-and-hold for signáis moving at less than 100 mV/jis.For ease of interface to microprocessors, the ADC0820 hasbeen desígned to appear as a mernory location or l/O portwithout the need for externa! interfacing logic.
Key Specifications• Resolution 8 Bits• Conversión Time 2.5 ¿LS Max (RD Mode}
1.5 ^s Max (WR-RD Mode)• input signáis with slew rate of 100 rnV/¿LS converted
without extemal sample-and-hold to 8 bits• Low Power 75 mW Max• Total Unadjusted Error ± y2 LSB and ± 1 LSB
Features• Built-ín track-and-hold function• No missing codes• No extemal clocking• Single supply—5 VQC• Easy interface to all microprocessors, or operates
stand-alone• Latched TRI-STATE® output• Logic inputs and outputs meet both MOS and T2L volt-
age level specifica.tions• Operates ratiometrically or with any reference valué
equat to or less than V^c
• OV to 5V analog input voltage range with single 5Vsupply
• No zero or full-scale adjust required• Overflow output avaílable for cascading• 0.3" standard width 20-pín DIP• 20-pin molded chip carrier package• 20-pín small outlíne package• 20-pin shrink small outline package (SSOP)
oooCD
(O3T
•oCDCuQ.
•oOo3•o
5;CD
aooD
CD
CD~t
sS-"ITHQ>O
o.a-ncDO
Connection and Functional DiagramsDual-ln-Líne, Small Outline and
SSOP Packages
061-
DBZ—
D3J—
WR/RDÍ-
RD—
¡ÑT-
GKD-
-MC
-OFL
-D67
-DB6
-DBS
-DB4
-5
Top Víew
Molded Chip CarnerPackage
ceo—DBl—
18 17 16 15 UI 13
D 12
U
. A 5 6 7
-GMD
-WT
TLyH/550-1-2
¿ ^ I ¿ I
Is TL/H/5501-33
a regñlered »ad»n»(l( Oí Naíonaí Sarriconduclor Coporeto
FIGURE 1
See Ordering Information
TL/H/5501 HRI>S30M11S/Pnnled n U. S, A
144
Absolute Máximum Ratings (Notesn&2)If Milita ry/Ae ros pace specified devices are required,please- contact the National Semiconductor SalesOffice/Distributors for availabüity and specifications.Supply Voltage (Vcc)
Logic Control Inputs
Voltage at Other Inputs and OutputStorage Temperatura RangePackage Dissipation at TA = 25°C
Input Current at Any Pin (Note 5}Package Input Current (Note 5)
ESD Susceptability (Note 9)
10V-0,2VtoVcc-i-n.2V-0.2VtoVcc + 0.2V
-65"Cto +150°C
875 mW
1 mA4mA
1200V
LeadTemp. (Soldering, 10 sec.)Dual-ln-U'ne Package (plástic)DuaMn-LJne Package (ceramic)Surface Mount Package
Vapor Phase (60 sec.)Infrared (15 sec.)
260"C300°C
215°C220°C
Operating Ratings (Notes 1Temperatura Range
ADCQ82QCCJ -40°'ADC0820CIWMADC0820BCN, ADC0820CCN 0°C£TA^70°CADC0820BCV, ADC0820CCV OaC^TA£70°CADC0820BGWM, ADC0820CCWMADC0820CCMSA
4.5V to 8V
Converter CharaCteriStlCS ThefollowingspecificationsapplyforRDmode(pÍn7=o),Vcc=5V,VREF(+)=5V,and VpEp(—) = GND unless otherwise specified- Boldface limits apply from TMIN to TMAX; a'l other límits TA=T¡=25°C.
Para meter
Resolution
Total UnadjustedError(Note 3)
Mínimum ReferenceResista nce
Máximum ReferenceResistance
Máximum V^EFÍ+ÍInput Voltage
Mínimum VREP(—)Input Voltage
Mínimum VREF( 4-)Input Voltage
Máximum Vpgp(— )Input Voltage
Máximum VIN InputVoltage
Mínimum V¡N InputVoltage
Máximum AnalogInput LeakageCurrent
Power SupplySensitivity
Conditions
ADC0820BCN, BCWMADC0820CCJADC0820CCN, CCWM, CIWM,ADC0820CCMSA
cs=vcc
VIN=VCCVlN = GND
Vcc=5V±5%
ADC0820CCJ
Typ
(Note 6)
2.3
2.3
±y1G
TestedLimit
(Note 7)
8
±1
1.00
6
VCG
GND
VREF(-)
VREF(+)
Vcc+0.1
GND -0.1
3
—3
±y«
Design
Limit
(Note 8)
ADC0820BCN, ADCQ820CCN
ADC0820BCV, ADC0820CCV
ADC0820BCWM, ADC0820CCWM
ADC0820CCMSA, ADC0820CIWM
Typ
{Note 6)
2,3
2,3
¿y.*
TestedLimit
(Note 7)
8
±%
±1
±1
\2.
5.3
VCG
GND
VREFÍ-)
VREFÍ+)
Vcc+0.1
GND-0.1
0.3
-0.3
±1Á
DesignUmlt
(Note 8)
8
±V2
±1
±1
6
Vcc
GND
VREF(-)
VREFÍ+)
vcc +0-1
GND -0.1
3
-3
±y«
Limit
Uníts
Bits
LSB
LSB
LSB
LSB
kn
kíi
V
V
V
V
V
V
HA
íiA
LSB
145
DC EleCtriCal CharaCteristlCS The followÍngspecificationsappIyforVcC=5V, unless otherwise specified.Boldface limits apply from THJN to TMAX! all other limits TA=Tj=25°C.
Para meter
V|N(i). Logical "1"Input Voltage
V|N(Q), Logical "0"Input Voltage
liNd), Lógica! "1"Input Current
I|N(0), Logical "0"Input Current
VOUT(1). Logical "1"Output Voltage
VOUT(Q). Logical "0"Output Voltage
IOUT, TRI-STATEOutput Current
ISOURCE. OutputSource Current
IsiNK. Output SinkCurrent
Ice. Supply Current
Conditions
VCc=5.25V
Vcc=4.75V
CS, WR, RD
Mode
ÜS.WHRGMode
VIN(1)=5V;CS,RD
V,N(1)=5V;WFÍ
V|N(i)=5V; Mode
V|N(o} = OV;.CS, RD, WR,
Mode
Vcc~4.75V, IoUT=<~360 jxA;
DBO-DB7, UFE, TÑT
DBO-DB7, OFL, TÑT
Vcc=4.75V, loUT=1-6 rriA;
DBO-DB7, OFL, TÑT, RDY
V0ur=5V; DBO-DB7, RDYVour=nV; DBO-DB7, RDY
VOUT=OV; DBO-DB7, OFL
1RT
V0UT=5V; DBO-DB7, 0FL",
TRT.RDY
^^WR = RD = 0
ADC0820CCJ
Typ(Note 6)
0.005
0.1
50
-0.005
0.1
-0.1
-12
-9
14
7.5
Tested
Limit
(Note 7)
2.0
3.5
0.8
1.5
1
3
200
-1
2.4
4.5
0.4
3
-3
— 6
-4.0
7
15
DesignLimit
(Note 8)
ADC0820BCN, ADC0820CCN
ADC0820BCV, ADC0820CCV
ADC0820BCWM, ADC0820CCWMADC0820CCMSA, ADC0820CIWM
Typ
{Note 6)
0.005
0.1
50
-0.005
0.1
-0.1
-12g
14
7.5
TestedLimit
{Note 7}
2.0
3.5
0.8
1.5
0.3
170
2.8
4.6
0.34
0.3
-0.3
-7.2
-5.3
8.4
13
Design
Limit
(Note 8)
2.0
3.5
0.8
1.5
1
3
200
— 1
2.4
4.5
0.4
3
—3
— 6
— 4.0
7
15
LimitUnits
V
V
V
V
liA.
LlA
M
uA
V
V
V
tiA
uA
mAmA
mA
mA
AC EleCtriCal CharaCterÍStÍCSThefol]owingspecificationsapplyforVcc=5V1V=t{=20ns1VREF(+}=5V,VREF(— )=OV and TA=25°C unless otherwise specified.
Para meter
ÍCRD. Conversión Time for RD Mode
1ACCO. Access Time (Delay fromFalling Edge of RD" to Output Valid)
tcwR-RD. Conversión Time íorWR-RD Mode
ty/R, Write Time
IRQ, Read Time
M¡n
Max
Min
tftcci. Access Time (Delay fromFalling Edge of RD to Output Valid)
tACC2r Access Time (Delay fromFalling Edge of RD to Output Valid)
IACCS. Access Time (Delay from RisingEdge of RDY to Output Valid}
Conditions
Pin 7= 0, (Figure 2)
Pin 7 = 0, (Figure 2}
Pin 7 — Vcc; twR ** 600 ns,íRD=600 ns; (Figures3a and 3b)
Pin 7 — VGC; (Figures 3a and 3b)
(Note4)SeeGraph
Pin 7 = Vcc; (Figures 3a and 3b)(Note4)SeeGraph
Pin 7 = Vcc, tRo<ti; (Figure 3a)CL=l5pF
CL=100pF
Pin 7 = VCG, tRD>ti; (Figure 3b)
CL=100pF
RpULLUP = 1 k and CL = 1 5 pF
Typ(Note 6)
1.6
tCRD + 20
50
190
210
70
90
30
TestedLimit
{Note?)
600
600
DesignLimit
{Note 8)
2.5
tcRD + 50
1.52
280
320
120
150
Units
[LS
ns
/LS
ns
flS
ns
ns
ns
ns
ns
ns
146
AC EleCtrical CharaCteríStiCS (Cont!nued)ThefoHowingspecificationsapplyforVCc=5V1V=¡t(=20ns1
Vp£p(-t-)=5V, VfjEF(~~}~QV andT^=25'>C unless otherwise specified.
Para meter
t|, Internal Comparison Time
I1H, ton, TRl-STATE Control(Delay from Rising Edge of RD toHÍ-Z State)
trfjjL, Delay from Rising Edge ofWR~ to Falling Edge of 1RT
trf Tu, Defay from Rising Edge ofR0 to Rising Edge of TÑT
tiRTHWR- Delay from Rising Edge ofWH to Rising Edge of TRT
ÍRDY, Delay from US toRDY
tjD, Delay from TÑT ío Output Valid
IRI, Delay from RD to TRT
tp, Delay from End of Conversiónto Next Conversión
Slew Rate, Tracking
CVIN, Anatog Inpul Capacitance
COUT"I Logic Output Capacitance
CIN, Logic Input CapacitanceHote 1: Absoluto Maxthe device beyond its
Note 2: Al! vottages a
NateiTotalunadjus
Hote 4: Accuracy maj
NoleSiWhenthelrpílo 1 mA or less. The
Hole 6:Typ¡cal3 are i
Note 7: Tasted ímits
Note 8: Design ímits
Note 9: Human body
TRl-STATI
SBO
Conditions
Pin 7 = VCG; (Figures 3b and 4)CL=50pF
RL=1k,CL=10pF
Pin 7 = VGC, CL- 50 pFtRD>li; (Figure 3b)
(Figures 2, 3a and3b)CL=50pF
(Figure 4}, CL=50 pF
(Figure 2), Ct,= 50 pF, P¡n7 =0
(Figure 4)
(Figure 3a)
(Figures 2, 3a, 3b and 4)(Note 4) See Graph
Typ(Note 6)
800
100
tRD 4-200
125
175
50
20
200
0.1
45
5
5
TestedLimit
(Note?)
Design
Limit(Note 8}
1300
200
t|
225
270
100
50
290
500
Units
ns
ns
nsns
ns
ns
ns
ns
ns
ns
V/jzs
pF
pF
pF
mum Ratings Indícate imits beyond whlch damage lo the device may occur. DC and AC etectrical specjfications tío not apply when operatingspecified opsratirtg condtions.
e measured with résped lo the GNO pin. untess otharwise specified.
ed error Includes offset, luí l-sca le. and ínearity errois.
degrade U IWR or t^rj Is shoner trian the mínimum Valué specifi&d. See Accurscy vs IWH ar-d Accuracy va t^o graphs.
0. voltaga (V ) at any pin exceeds the poswer suppry rails (VIN < V- or VIM > V*") ths absoluto va be of curent at that pin should be tiritadmA package Input current Imits the norrber of pins that can exceed the power supply boundaríes with a 1 mA current ímrt to lour.
rt 25' C and represent most (kely parametric norm.
are guaranteed ío National'» AOOL (Average Cutgolng Ojalty Level).
are guararrteed but rwt100% testad. These Smitsare not used to calcúlale outgolng qjality levéis.
modal, 100 pF discharaged Uwough a 1.5 kíl resistor.
i Test Circuits and WaveformsVCC tlH t,H,CL-1QpF
? H^h-
°-r- I I
L í Í Í
*OH
VCD VEC
M
_ _ DAIAu DUTPUT
TL/H/5501-3
^ — f-°üíl»«T
ii"T TUH/S501-5
RD
DATAQUTPUTS
i,«20 ni
"So
Í l^GND í 1DS
1 1— HH
TL/H/5501-4
tOH.CL=10PF
— \— iw
"ce I -—OAIA -S-
ourpuis J imetf-20nsVoL =*" TL/H/5601-6
147
Timing Diagrams
Note: On powsf-up ths stale oí INT can be Wgh w low.FIGURE 2. RD Mode (Pin 7 is Low)
rar
— — j-—tiH. IW
FIGURE 3a. WR-RD Mode (Pin 7 ¡s High and tRD<t|)
r
TL/H/5501-10
DBO-DB7 — — — — — — —
TL/H/55Q1-9
FIGURE 3b. WR-RD Mode (Pin 7 is High and tRD>t|)
FIGURE 4. WR-RD Mode (Pin 7 is High)
Stand-Alone Operation
148
Typical Performance C
Logic InputThreshoIdVoltage vs Supply Voltag
(LS
Bí*
)
UN
EA
flin
ERR
Ofl
|L5B
i| LO
QIC
INPÜ
T TH
RESH
OLO
VO
LIAG
E (V
oS 1.0
I 0.5U
0t
•1 LSB-
-55
'
:sTAs -
/
12S=C
,
X
x
X
5 4.75 5.0 5.25 5
VCc-SUPmVOLTA6E(V)
Accuracy vs t^R
\V V«EF=5VTA=25"Ctp = 500 ns
600 m
00 500 500 700 800 9C
Accuracy vs VREF
VREF=VREF{+)— VnEF
TV>
Vcc-5V
V-^*
haracteri
e3
S
"
1
5 -1
2.0
S i-5
ce
2 1.0
1 0.5
010 31
(-)) r
WTE
HN
A1.S
ETC
OM
PAR
ISD
M
ca
—
-ji
tn
o
u
stics
Conversión Time (RD Moifs Temperature
Vcc=
VE
Í.OV-^-Á
p^/Va;=5 25V
00 -53 0 50 100 15
TA-AMBIENT TEMPERATURE (°c)
A.ccuracy vstpD
V\Vcc=5V
T^=25*CV-50ÜK
)Q 400 500 600 700 BOO 91
IHD l»t
:¡, Internal Time Delay vsTemperature
V(T=
VV
L*>
Vcc=4.75V
J^f^P* Vcc=-5,25V
1 2 3 * 5 - -i» - 5 0 0 5 0 1 0 0 1
VREF (V) V-A.MBIENT TEMPERATURE (=C).VREF
256
de)
11
y 10
i 9LE
S B
E 7
1
5Ü -1
2.0
f 1.5
oÜ 1.0
tce
S 0.5
o ñ
o
so
lo
T
n Ivuilim
iiyna indino
0
0
Power Su ppty CurrentvsTemperature (not includingreference ladder)
.
\N
NVcí^.75
\V
\X<1t^
eo -so e so ico isaTA-AMBIEHT TÍMPERATURE [-o
Accuracy vstp
\ VCC=5V
tWH=WO US1 mi =600 ni
H 400 500 600 700 BOO 900
Output Current vsTemperature
'ceI
I
-J!2^VOUT L4V
t^T""boa V(KJT=O.ÍV
00 -50
Tjt-AMBJE
0
NT TE
50 100 150
•UPERATUflECC)
TUH/5501-11
149
Description of Pin FunctionsPin Ñame Function Pin Ñame Function
DBODB1DB2DBS
Mode
_8 RD
Analog ¡nput; range =TRl-STATE data outpul— bit O (LSB)TRl-STATE data outpul— bit 1TRl-STATE data outpuí— bit 2TRl-STATE data output— bit 3
WRVRDY WR-RD ModeWR: With CS low, the conversión ¡s start-ed on the fallíng edge of WR. Approxi-mately 800 ns (the preset internal timeoul, tj) after the WR risíng edge, the resultof the conversión will be strobed into theoutput latch, provided that RD does notoccur prior to thís time out (see Figures3a and 3b).RDModeRDY: This is an open drain output (no in-ternal pull-up device). RDY wíll go low af-ter the falling edge of CS; RDY will goTRl-STATE when the result of the conver-sión is strobed into the output latch. It isused to simplify the interface to a mlcro-processor system (see Figure .2).Mode: Mode selection ínput — it is inter-nally tied ío GND through a 50 pA currentsource.RD Mode: When modeislowWR-RO Mode: When mode is highWR-RJ)ModeWith CS low, the TRl-STATE data outputs(DBO-DB7) will be aclivaled when RT5goes low (see Figure 4). RD" can also beused to increase the speed of the con-verter by readíng data prior to the presetinlernal time out (t|, ~800 ns). If this isdone, the data result transferred to outputlatch is latched after the falling edge ofthe R0 (see Figures 3a and 3b).RDModeWith CS low, the conversión will start wiíhRD goíng low, also RÜJ will enable theTRl-STATE data outputs at the comple-tion of the conversión. RDY going TRl-STATE and IÑT going low indícales thecompletion of the conversión (see Figure2)-
1.0 Functional Description1.1 GENERAL OPERATIONThe ADC082O uses two 4-bit flash A/D converters to makean 8-bÍt measurement (Figure 7). Each flash ADC is madeup of 15 comparators which compare the unknown input toa reference ladder to get a 4-bit result To íake a full 8-bitreading, one flash conversión is done to provide the 4 mostsígnificant data bits (via the MS flash ADC). Driven by the 4MSBs, an ¡ntemal DAC recréales an analog approximationof the Ínput voltage. This analog signal ís then subtractedfrom the Ínput, and the difference vottage Ís converted by asecond 4-bit flash ADC (the LS ADC), providing the 4 leastsignificant bits of the output dala word.
9 INT WR-RD ModeINT going low indícales that the conver-sión is compleled and the data result is inthe outpul latch. INT will go low, ~800 ns(the preset internal time out, l|) afler therising edge of WR (see Figure 3b)\r INTwill go low afler the falling edge of RD, ifRD goes low prior lo Ihe 800 ns time out(see Figurera). IRT ¡s reset by the risingedge of RD or CS" (see Figures 3a and3í>).RDModeINT going low indícales thal Ihe conver-sión Ís completed and the data result Is ¡nthe outpul latch. INT is resel by the risingedge of RD or CS (see Figure 2).
10 GND Ground11 VREF(~) The botlom of resistor ladder, voltage
range: GND¿VREF(-)£VREF(-I-} (Note5)
12 VREF(+) The top of resistor ladder, voltage range:VREF(-)*VREFÍ-Í-)*VCC (NoteS)
13 C~S~ CSmustbelowínorderfortheRDorWRto be recognized by Ihe converter.
14 DB4 TRl-STATE data output—bit 415 DBS TRl-STATE data output—bit 516 DB6 TRl-STATE data output—bil 617 DB7 TRl-STATE data output—bil 7 (MSB)18 OFL Overfiow outpul—If Ihe analog Input ¡s
higher than Ihe VREF(+). C^C will be lowat the end of conversión. It can be used locascade 2 or more devíces lo have moreresolution (9,10-bit). This output Ís alwaysactive and does not go ¡nto TRl-STATEas DBO-DB7 do.
19 NC Noconnectíon20 VCG Power supply voltage
The internal DAC ¡s actually a subsection of Ihe MS flashconverter. This is accomptíshed by using the same resistorladder for the A/D as well as for generating Ihe DAG signal.The DAC oulput Ís actually the tap on the resistor ladderwhich most closely approwmates the analog input. In addí-líon, the "sampled-data" comparalors used in the ADC0820provide the ability to compare the magnitudes of severalanalog signáis simultaneously, without using Input summingamplifiers. This Ís especially useful in the LS flash ADC,where the signal to be converted is an analog difference.
150
1.0 Functional Description1,2 THE SAMPLED-DATA COMPARATOR
Each comparator in the ADC0820 consists of a CMOS in-verter with a capacitively coupled input (Figure 5). Analogswítches connect the two comparalor inputs to the inputcapacitor (C) and also connect the inverter's input and out-put. Thís device ¡n effect now has one dífferential input pair.A comparison requires two cycles, one forzeroing the com-parator, and another for making the comparison.
In the first cycle, one input switch and the inverter's feed-back switch (Figure 5a) are closed. In this interval, C ischarged to the connected input (VI) tess the inverter's b¡asvoltage (Vg, approximately 1.2V). In the second cycle (Fig-ure 5b), these two switches are opened and the other (V2)input's switch is closed. The input capacitor now subtractsits stored voltage from the second input and the difíerenceis amplified by the inverter's open loop gain. The inverter'sinput (V01) becomes
and the output will go high or low depending on the sign of
TL/H/5501-12
. VQ - VB
» VonC - V1-VB
* Cg — stray Inputnode capacitor
* VB ~ inverter inputbias voltage
FIGURE 5a. Zeroing Phase
The actual circuitry used in the ADC0820 ¡s a simple bulimportan! expansión of Ihe basic comparator describedabove. By adding a second capacitor and another set ofswitches to the input (Figure 6), the scheme can be expand-ed to make dual differential comparisons. In this circuít, thefeedback switch and one input switch on each capacitor (2switches} are closed in the zeroing cycie. A comparison isthen made by connecting the second input on each capaci-tor and openíng all of the other switches (S switches}. Thechange in voltage at the inverter's input, as a result of thechange in charge on each input capacitor, will now dependon both input signal differences.
1.3ARCHITECTURE
In the ADC0820, one bank of 15 comparators Is used ineach 4~bit flash A/D converter (Figure 7). The MS (mostsígnificant) flash ADC ateo has one additional comparator todetect input overrange. These two sets of comparators op-érate alternately, with one group in its zeroing cycle whilethe other ¡s comparing.
TL/H/5501-13
(V2-V1)
•V0' [CV2-CV1]
•Vo' Is dependan! on V2-V1
RGURE 5b. Compare Phase
FIGURES.Sampled-Data Comparator
[Cl(V2- V1) 4- C2(V4- V3)]
C1+C2+CS
TL/H/5501-14
FIGURE 6. ADC0820 CompáratOr (from MS Flash ADC)
151
Detailed Block Diagram
1/ILSBVOLIAK
I í I
-HhISCOHKMTWSai-o.15
HGURE7
152
1.0 Functional DescriptionWhen a typical conversión is started, the WR une is broughtlow. At this ¡nstant the MS comparators go from zeroíng tocomparison mode (Figure 8). When WR is returned high af-ter at least 600 ns, the output from the first sel of compara-tors (the first flash) is decoded and latched. At this point thetwo 4-b¡t converters change modes and the LS (least signifi-cant) flash ADC enters hs compare cycle. No less than 600ns later, the R0 Une may be pulled low to latch the lower 4data bits and fínish the 6-bít conversión. When RD goes tow,the flash A/Ds change state once again in preparation forthe next conversión.Figure 8 also outKnes how the converter's interface timingrelates to its analog ¡nput O/IN). In WR-RD mode, VJN ismeasured while WR is low. In RD mode, sampling occursduring the first 800 ns of RD. Because of the input connec-tions to the ADCOB20's LS and MS comparators, the con-verter has the ability to sample V)fj at one instant (Section2.4), despite the fací that two separate4-bit conversíons arebeing done. More specifically, when WR is low the MS flashis in compare mode (connected to VIN), and the LS flash isin zero mode (also connected to VIN). Therefore both flashADCs sample V|^ at the same time.
1.4 DIGITAL INTERFACEThe ADC0820 has two basic interface modes which are se-lected by strapplng the MODE pin high or low.
RD ModeWith the MODE pin grounded, the converter is set to Readmode. In this configuration, a complete conversión is doneby pullíng RD low until output dala appears. An INT line isprovided which goes low at the end of the conversión aswell as a RDY output which can be used to signal a proces-sor that the converter is busy or can also serve as a systemTransfer Acknowledge signal.
RD Mode (Pin 7 Ís Low)
J
TL/H/5501-16
When in RD mode, the comparator phases are intemallytriggered. At the falling edge of RD~, the MS flash convertergoes from zero to compare mode and the LS ADC's com-parators enter their zero cycle. After 800 ns, dala from theMS flash is latched and the LS flash ADC enters comparemode. Following another 800 ns, the lower 4 bits are recov-ered.
WR then RD Mode
With the MODE pin tied high, the A/D will be set up for theWR-RD mode. Here, a conversión Ís started with the WRínput; however, there are two options for reading the outputdata which relate to interface timing. If aninterrupt drivenscheme is desired, the user can wait for INT togo low be-fore reading the conversión result (Figure B). INT will typi-calfy go low 800 ns after WR's rising edge. However, if ashorter conversión time ¡s desired, the processor need notwait for INT and can exercise a read after only 600 ns (Fig-ure A). If this is done, 1RT will immediately go low and datawill appear at the outputs.
ÍST
D80-DB7
TUH/5501-17
RGURE A. WR-RD Mode (Pin 7 is High and tRD<ti)
D&0-DS7 — —i
TL/H/55Q1-1B
FIGURE B. WR-RD Mode {Pin 7 is High and tRD>t0
Stand-AloneFor stand-alone operation in WR-RD mode, CS and RD canbe tied low and a conversión can be started with WR. Datawill be valid approximately 800 ns following WR's risingedge.
WR-RD Mode {Pin 7 is High) Stand-Alone Operation
KLDW :
TL/H/S501-19
10
1.0 Functional Description
* MS COMPARATORS COMPMIEVjHTOTHEIRREHREKCEUDDER W. THE CDMPABWOROUTPUTS WGTTALlYTBfcCIC
LSCOMPUlATOftSZEUQTOViH-THECOWAHATOfl'SWUT CAmcrrofls THACK vw.
Note: MS meaos mosí sigrúficant
LS mesns teast significan!
TL/H/5501-20
FIGURE 8. Operating Sequence (WR-RD Mode)
OTHER INTERFACECONS1DERATIONSIn order to maintain conversión accuracy, WR has a máxi-mum width spec of 50 ¡is. When the MS flash ADC's sam-pled-data comparators (Section 1.2} are in comparisonmode (WR ¡s low), the input capatítors (C, Figure 6) musthold their charge. Switch leakage and inverter bías currentcan cause errors if the comparator ¡s teft in this phase fortoo long.Since the MS flash ADC enters rts zeroing phase at the endof a conversión (Section 1.3), a new conversión cannot bestarted until this phase is complete. The mínimum spec forthis time (tp, Figures 2, 3a, 3b, and 4) is 500 ns.
2.0 Analog Considerations2.1 REFERENCE AND INPUT
The two VREF inputs of trve ADC0820 are fully differentialand define the zero to full-scate ínput range of the A to Dconverter. This allows the designer to easily vary the spanof the analog ¡nput since this range will be equivalen! to thevoltage difference between V|fj(+) and VJN(—). By reduclngVREF(VREF=VREF(-H-VREF(-}} to tess than sv, the sen-sitívity of the converter can be increased (¡.e., if VRs==2Vthen 1 LSB=7.8 mV). The input/reference arrangementalso facilitates ratiometric operation and in many cases thechip power supply can be used for transducer power as wellas the VREF source.
This reference flexibility lets the input span not only be var-ied but also offset from zero. The voltage at VREF(—) setsthe input level which produces a digital output of all zeroes.Though V]fj is not itself differential, the reference designaffords nearly dífferential-ínput capabilíty for most measure-ment applications. Figure 9 shows some of Ihe confígura-tions thal are possible.
2.2 INPUT CURRENT
Due to the unique conversión techniques employed by theADC0820, the analog input behaves somewhat differentlythan in conventional devices. The A/D's sampted-data com-parators take varying amounts of input current dependingon which cycle the conversión is in.
The equivalent Ínput circuit of the ADC0820 is shown inFigure 10a. When a conversión starts (WR low, WR-RDmode), all input switches cióse, connecting V¡ to thírty-one1 pF capacítors. Although the two 4-bit flash circuits are notboth in theír compare cycle at the same time, VIN stiü seesall Ínput capacitors at once. This is because the MS flashconverter is connected to the input during íts compare inter-val and the LS flash ¡s connected to the Input during itszeroíng phase (Section 1.3). In other words, the LS ADCuses VIN as ils zero-phase Ínput.
The input capacitors must charge to the Ínput voltagethrough the on resistance of the analog switches (about 5kíl to 10 kA). ln addition, about 12 pF of Input stray capaci-tance must also be charged. For large source resístances,the analog Ínput can be modeled as an RG network asshown in Figure 10b, As RS ¡ncreases, h wíll take longer forthe input capacitance to charge.
ln RD mode, the Ínput switches are closed for approximately800 ns at the start of the conversión. In WR-RD mode, thetime that the switches are closed to allow this charging isthe time that WR is low. Since other factors forcé this timeto be at least 600 ns, input time constants of 100 ns can beaccommodated without special consíderatíon. Typical totalÍnput capacitance valúes of 45 pF allow RS to be 1.5 kílwithout lengthenlng WR' to gíve V)fj more time to settle.
11
154
2.0 Analog ConsiderationsExterna! Reference 2.5V Full-Scale
HEFI-)
Input Not Referred to GND
TL/H/5501-21 TL/H/5501-22
"Curren!, palh muststlll Bxísl liom VIN(lo ground
TL/H/S501-23FIGURE 9. Analog Input Optíons
16MSBCOMPARAIORS
FIGURE 10aTUH/5501-24
T
FIGURE 10b
2,3 INPUT RLTERINGIt should be made clear that transients ín the analog ¡nputsígnal, caused by charging current flowing ¡nto V¡N, will notdegrade the A/D's performance in most cases. In effect theADC0820 does not "look" at the ¡nput when these tran-sients occur. The comparators' outputs are not latchedwhile WR is low, so at least 600 ns will be províded tocharge the ADC's input capacitance. It ¡s therefore not nec-essary to filter out these transients by putting an externalcap on the V|fj terminal.
2.41NHERENTSAMPLE-HOLDAnother benefit of the ADC0820's ¡nput mechanism ís itsabílity to measure a variety of hígh speed signáis without thehelp of an external sample-and-hokJ. In a conventíonai SARtype converter, regardless of ¡ts speed, the input must re-maín at least yz LSB stable throughout the conversión pro-cess ¡f full accuracy ís to be maintained, Consequently, formany high speed signáis, this signal must be extemallysampled, and held stationary during the conversión.
Sampled-data comparators, by nature of theír ¡npul switch-¡ng, already accomplísh this function to a large degree (Sec-tion 1.2). Although the conversión time for the ADC0820 is1.5 LIS, the time through which Vjfj must be 1/2 LSB stableis much smaller. Since the MS flash ADC uses VIN as hs"compare" input and the LS ADC uses V¡N as íts "zero"input, the ADC0820 only "samples" V|N when WR is low(Sections 1.3 and 2.2). Even though the two flashes are noldone simultaneously, the analog signal Ís measured at oneInstan! The valué of VIN approximately 100 ns after therising edge of WR (100 ns due to intemal logic prop delay)will be the measured valué.
Inpul signáis with slew rates typicalíy below 100 mV/p.s canbe converted without error. However, because of the inputtime constants, and charge infection through the openedcomparator input switches, faster signáis may cause errors.Still, the ADC0820's loss ¡n accuracy for a given increase insignal slope ¡s far less than what would be witnessed Ín aconventional successive approximation device. An SARtype converter wílh a conversión time as fast as 1 us wouldstill not be able to measure a 5V 1 kHz síne wave withoutthe aid of an external sample-and-hold. The ADCOB20, withno such help, can typically measure 5V, 7 kHz waveforms.
155
3.0 Typical Applications8-Bit Resolution Configuratíon
13 1fi
9
t
34
S
•u15
IB
17
1B-
—
DBO MODE
r*! IS
D83 KFl + l
¥«Ef(-3
Cft GND
M
J-n, f-*~«.a.,,F ,7,F
J_ _L7 "
1 J~
1Z
J "J
^—i T "_L _L10
TLyH/5501-269-Bit Resolution Confíguration
S->o-
Telecom A/D Converter
• ViN-SkHzmax ± 4VP
• No Irack-and-hold needed• Low powef consuniption TUH/5501-28
MI V*ctt+t
MI V«(«|Mí
(S)taiKM Vi[rj-|Mí
MTGft Glt
TT;
¿ri
TL/H/5501-27
Múltiple Input Channels
TUH/S501-29
13
156
3.0 Typical Applications8-Bit 2-Quadrant Analog Multiplier
_TLTCU YJNm
1Xw
(QVTD5V) [-10VTO -1DV]
l2 B
I
ZIN(DV TD 5VJ
Vcc
VflEFl-)
AGUO
DGHO
KFER
CS
Vcc
LF355
-15V
ZZpF
Fast Infinite Sample-and-Holdl.Z/tS
v« -i p(OVT05V) I—I
10
13
a
11
—
"V 7
20
12
1 6
GHO W
ADcoazo
2 LSB 1Z
3 11
* ID
5 9
15 S
16 7
17 E
IB MSB 5
DACD800
13 •-Lo.1"
3 . .
I J_D.OVF a.
21JLJ T^ |— _
1.8Zk1K
1.W1
14
157
JtH
AtM
— .
mpy
i f cA
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lGIIIJ
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1 1
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1 1
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/UJ
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AÍ
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^Tf
^I/»t
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Huí
WR[
1K X
B R
AM
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16
159
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Physical DímenSIOnS inches tmillimeters) (Continued)
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Molded Chip Carrier Package (V)Order Number ADC0820BCV or ADC0820CCV
NS Package Number V20A
UFE SUPPORT POLICY
NATIONAL'S PRODUCTS ARE NOT AUTHOR1ZED FOR USE AS CR1TICAL COMPONENTS IN LIFE SUPPORTDEVICES OR SYSTEMS WITHOUT THE EXPRESS WR1TTEN APPROVAL OF THE PRESIDENT OF NATIONALSEMICONDUCTOR CORPORATION. As used herein;
1. Life support devicessystems
Or systems are devices or 2. A critical component ís any component of a ufewhich, (a) are intended for surgical ímplant support device or system whose failure to perform can
¡nto the body, or (b) support or sustain life, and whose be reasonably expected to cause the failure of the lifefailure to perform, when properly used in accordance support device or system, or to affect ¡ts safety orwith instructions for use provided ín the labeling, can effectiveness.be reasonably expected to result in a significant injuryto the user.
±f\l Semiconductorng Corporation\/w 1111 W
ArtingtoiTel:1(BFací (E
ast Bardí) Road1.TX 7601700) 272-995S00) 737-7018
National SemiconductorEuro pe
Fax: (+¿9) 0-180-5Emait cnfwgeatevrní
Deutsch Tet (+49) 0-180-5Engltsh Tet (+<9) 0-180-5Francas Tal: (+491 0-180-5
National Semiconductor National SemiconductorHong Kong Lid. Japan Ltd.
W B5B6jisc.c<xn«8585J27832129358
Italiano Tul: (4-49) 0-180-534 16 80
13th FtoOf, Sttaight BtoOcean Centre, 5 CantoTáíTishalsu. KowloonHong KongTet (852) 2737-1600Fax: (852) 2736-9960
ick. Tefe 81-043n Rd, Fax: 81^43
299-2309-299^408
162
5.2 MANUAL DE USUARIO
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n Q Q Q Q Q Q QB "X
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ENTRADA B
Q Q QOH/OFF AODC OflM
Figura 5.1 Vista frontal del dispositivo
FUSIBLEVIDEO
(§)CH3 CH4
120 AC
Figura 5.2 Vista posterior del dispositivo
Escalas de tiempo:
Este dispositivo tiene acceso a escalas de tiempo de 10us3 50us, O.lms, O.Sms, Ims, 5ms.,
lOms, SOms, O.ls y XvíaB, mediante un selector de 10 posiciones ubicado en la parte
frontal del aparato, se deben tomar en cuenta estas escalas de acuerdo a las frecuencias que
se desea observar, para obtener un número óptimo de muestras.
163
Por ejemplo, si se desea observar una onda de 1 KHz en la pantalla, se puede escoger la
escala de Ims o una escala menor, es conveniente aclarar que la peor resolución que se
tiene de acuerdo a las especificaciones del equipo es de 5 muestras por período para la
frecuencia máxima de 50 KHz.
La escala de tiempo seleccionada se visualizará en la pantalla de forma inmediata, bajo la
escala de voltaje de canal A.
En el caso de XviaB que se habilita con el botón correspondiente, para obtener una
aceptable visualización de la figura de Lisajouss se debe manipular el selector de escalas de
tiempo hasta que se tenga una imagen óptima.
Escalas de amplitud de voltaje:
Estas escalas son controladas por la regleta de botones, marcadas por un valor específico
que se le asigna a cada división de pantalla. La escala escogida también podrá ser
visualizada en la pantalla, en la parte superior-central para el canal A, y en la parte inferior-
central para el canal B. Cuando la onda sobrepasa el rango en que se muestra en la pantalla,
produce una saturación de los circuitos, que se manifiesta como una pantalla en blanco,
razón por la cual se recomienda escoger la escala adecuada. En la escala de 10V, se pueden
observar señales cuya amplitud pico sería de hasta 40V, pero por razones de seguridad del
equipo, no se recomienda llegar a estos limites.
164
Cuando se desee mover la señal de cualquiera de los canales en sentido vertical, existe una
perilla para cada canal destinada a dicho fin, tomando en cuenta no salirse de los rangos de
pantalla, para evitar la saturación.
Cada canal tiene controles independientes para su habilitación y para calibración de su
nivel de cero. Se recomienda que a cada cambio de escala de amplitud de voltaje se realice
un enceramiento.
Cuadrícula:
Internamente la cuadrícula tiene potenciómetros para el posicionamiento de las líneas en la
pantalla, esto se recomienda en caso de que se tenga una descalibración de las divisiones de
tiempo en sentido horizontal.
De igual manera internamente se tiene un cursor que se encuentra deshabilitado., ya que en
las pruebas no se vio ninguna utilidad, debido a que solamente era una línea vertical que se
desplazaba horizontalmente en la pantalla.
Caracteres:
Internamente existen potenciómetros que permiten una manipulación de la localización de
los caracteres en la pantalla.
Reset o refresco de pantalla:
Existen 2 opciones para realizar este proceso, controladas mediante un interruptor.
165
Una de las posiciones habilita el reset manual, con lo cual el usuario puede mantener
estática la imagen en la pantalla por el tiempo que él desee a manera de memorización, esta
opción es muy útil en el caso que el usuario desee tomar mediciones y analizar las formas
de onda tranquilamente, en el caso de que el usuario desee tomar otra muestra simplemente
debe presionar el botón de reset.
En la otra posición del interruptor de selección de reset, se tiene un refresco automático de
aproximadamente 5 segundos, que puede ser modificado internamente.
Habilitación AC o DC:
Este botón en el modo AC eliminará la componente de continua de la señal, en tanto que en
el modo de DC, se permitirá el ingreso de las 2 componentes.
El brillo y contraste, se lo modificará mediante los controles de cada televisión donde se
conecte el equipo, ya que los niveles de salida se encuentran fijos internamente.
MANTENIMIENTO
Debido a que el diseño del dispositivo es en forma modular, se facilita el desacople de las
tarjetas de manera que se puede realizar su mantenimiento en forma separada.
Para realizar el mantenimiento del módulo de sincronismos se necesita un osciloscopio,
para comprobar que las señales que éste genera sean las adecuadas. Se recurre a los gráficos
que se proporcionan en las hojas técnicas del C.I. LM1882 (Ver Anexo 5.1.1) para compa
rarlos con las que se tiene en los pines de salida de la tarjeta.
166
El mal funcionamiento de esta tarjeta es crítico para el dispositivo, ya que todos los
módulos se sincronizan de acuerdo a las señales de ésta. Una posible anomalía es que no se
esté generando la frecuencia de reloj de 14.31818 MHz, por lo que se recomienda verificar
el pin 6 del C.I. 7404, donde deberá estar presente la señal de reloj.
Otro problema puede ser que no se estén generando las señales Load y Clear, en este caso
se debe simular en forma manual estas señales en los pines correspondientes del C.I.
LM1882. Si el problema persiste se debe reemplazar el circuito integrado antes
mencionado.
Si se verifica el normal funcionamiento del módulo generador de sincronismos., se puede
revisar el resto de tarjetas en base a este módulo., simplemente verificando en una pantalla
el vídeo que se debe obtener de cada tarjeta. Así en el módulo generador de cuadrícula se
debe tener el vídeo tanto de las líneas horizontales como de las líneas verticales. El módulo
generador de cuadricula se debe calibrar además para una correcta escala en el tiempo, y se
lo hace mediante la comparación de una señal mostrada en nuestro dispositivo y la señal
mostrada en un osciloscopio. En este caso se debe manipular el potenciómetro de ancho de
cuadrícula, es decir, el que controla el espaciamiento de las líneas verticales.
En los módulos generadores de caracteres se debe controlar tres cosas: primero que se
genere la frecuencia de reloj de 4 MHz con el cristal en el pin 6 del C.I. 7404, luego se debe
tener el vídeo correspondiente en la pantalla, que en caso de no darse, se tiene que verificar
los circuitos de habilitación del vídeo en esta tarjeta, y se lo hace tomando como vídeo estas
salidas y observando en la pantalla las regiones que deben controlar las mismas. Si el vídeo
167
no aparece en la pantalla, también se puede deber a la descalibración de los potenciómetros
de posicionamiento.
En la tarjeta de adquisición de datos se debe seguir el procedimiento que se describe a
continuación y que a manera de ejemplo se escogió la escala de 2 V/D.
1.- Extraer el conversor análogo-digital C.L ADC 0820
2.- Seleccionar el botón de 2 V/D.
3.- Ingresar una señal de 8 Vpico sinDC.
4.- Verificar y calibrar de manera que a la salida del primer operacional (pin 7 ) se
tenga una señal de 2.5 Vpico.
5.- Verificar y calibrar de manera que a la salida del segundo operacional (pin 7) se
tenga una señal entre O y 5 voltios, con un nivel de DC de 2.5 voltios.
6.- Ingresar una señal de más de 8 voltios pico y calibrar los recortes de la señal para
que no exceda el rango de entrada al conversor (de O a 5 voltios)
7.- Colocar el conversor en la tarjeta.
8.- Bajar la frecuencia de la señal de entrada lo más posible, colocar por cada dato de
conversión un led y verificar la conversión a señal mínima (OV = 00000000) y
señal máxima (5V =11111111)
9.- Repítase el mismo procedimiento para el canal B.
Para el mantenimiento del módulo generador de escalas de tiempo, en primer lugar se debe
verificar que el cristal esté generando los 4 MHz (pin 6 del C.I. 7404), a continuación
168
mediante un osciloscopio compruebe que las frecuencias requeridas (ver Figura 2.35) estén
siendo generadas de acuerdo a los requerimientos para cada escala de tiempo del selector.
En el módulo procesador de datos para los canales A y B se debe verificar la correcta
generación de las señales de reloj tanto de 20 MHz como la de 4 MHz. También se debe
controlar que se esté generando la señal de Reset tanto manual como automático. Se debe
controlar que la señal de reloj proveniente del generador de escalas de tiempo esté
ingresando correctamente y de igual manera las señales que provienen de botones externos
(X vía B, canal A, canal B, reset).
En el módulo de salida de vídeo se debe comprobar que las señales a sumarse estén
ingresando, y calibrar los niveles de blanco o negro mediante los potenciómetros. Verific.ar
que en los colectores de los transistores esté presente la señal compuesta de vídeo.
169
5.3 BIBLIOGRAFÍA
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