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FAMILIAS LÓGICAS

INTRODUCCIÓN

El presente trabajo está hecho con la finalidad de comprender en líneas generales elfuncionamiento de las familias lógicas cmos y ecl, para ello es bueno comprender quedesde el comienzo, el proceso de miniaturización de la electrónica, iniciado en ladécada de los 50 con la utilización del transistor, continuó con un segundo saltocualitativo en la década siguiente (años 60) mediante la integración de sub circuitoscompletos en un mismo substrato de silicio ( chip): sub circuitos correspondientes amódulos digitales tales como puertas booleanas, biestables o bloques combinacionaleso secuenciales.

Los circuitos digitales son sumamente apropiados para su inserción en circuitosintegrados: de un lado, la ausencia de autoinducciones y el poder prescindir, asimismo,de condensadores reduce los elementos a integrar a transistores y resistencias y a lasconexiones de estos entre sí; de otro, la propia modularidad de los sistemas digitalesprecisa de un número reducido de tipos de puertas lógicas, e incluso, basta con un solotipo de ellas (puertas Nand o Nor).

Por ello, los circuitos integrados invadieron muy pronto el campo digital; en unospocos años resultó anacrónico y antieconómico construir las puertas booleanas(lógicas) con componentes discretos, una vez que se disponía de una gran variedad depuertas lógicas y de una amplia serie de funciones de gran complejidad construidasdentro de un circuito integrado.

En el presente trabajo se desarrolla una breve explicación referencial, en cuanto a laevolución histórica de las familias lógicas, así como también su esquema general-diagramas, características, cuadros comparativos que nos reflejen las diferentesdesventajas y ventajas de cada tipo de familia. 

FAMILIA LÓGICA CMOS

Qué es la Tecnología CMOS?

CMOS (del inglés complementary metal-oxide-semiconductor, "estructurassemiconductor-óxido-metal complementarias") es una de las familias lógicasempleadas en la fabricación de circuitos integrados (chips). Su principal característicaconsiste en la utilización conjunta de transistores de tipo pMOS y tipo nMOSconfigurados de tal forma que, en estado de reposo, el consumo de energía es

únicamente el debido a las corrientes parásitas.

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En la actualidad, la mayoría de los circuitos integrados que se fabrican utilizan latecnología CMOS. Esto incluye microprocesadores,  memorias,  DSPs y muchos otrostipos de chips digitales.

  Cuando la entrada es 1, el transistor nMOS está en estado de conducción. Alestar su fuente conectada a tierra (0), el valor 0 se propaga al drenador y portanto a la salida de la puerta lógica. El transistor pMOS, por el contrario, está enestado de no conducción

  Cuando la entrada es 0, el transistor pMOS está en estado de conducción. Alestar su fuente conectada a la alimentación (1), el valor 1 se propaga aldrenador y por tanto a la salida de la puerta lógica. El transistor nMOS, por elcontrario, está en estado de no conducción.

 Otra de las características importantes de los circuitos CMOS es que son regenerativos:una señal degradada que acometa una puerta lógica CMOS se verá restaurada a suvalor lógico inicial 0 o 1, siempre y cuando aún esté dentro de los márgenes de ruidoque el circuito pueda tolerar.

Un inversor con tecnología CMOS

HISTORIA 

La tecnología CMOS fue desarrollada por Wanlass y Sah, de Fairchild Semiconductor, a

principios de los años 60. Sin embargo, su introducción comercial se debe a RCA, consu famosa familia lógica CD4000. Posteriormente, la introducción de un búfer ymejoras en el proceso de oxidación local condujeron a la introducción de la serie4000B, de gran éxito debido a su bajo consumo (prácticamente cero, en condicionesestáticas) y gran margen de alimentación (de 3 a 18 V). RCA también fabricó LSI en estatecnología, como su familia COSMAC de amplia aceptación en determinados sectores,a pesar de ser un producto caro, debido a la mayor dificultad de fabricación frente adispositivos NMOS. 

Pero su talón de Aquiles consistía en su reducida velocidad. Cuando se aumenta la

frecuencia de reloj, su consumo sube proporcionalmente, haciéndose mayor que el deotras tecnologías. Esto se debe a dos factores:

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  La capacidad MOS, intrínseca a los transistores MOS, y  La utilización de MOS de canal P, más lentos que los de canal N, por ser la

movilidad de los huecos menor que la de los electrones. 

El otro factor negativo era la complejidad que conlleva el fabricar los dos tipos detransistores, que obliga a utilizar un mayor número de máscaras. Por estos motivos, acomienzos de los 80, algunos autores pronosticaban el final de la tecnología CMOS,que sería sustituida por la novedosa I2L, entonces prometedora.

Esta fue la situación durante una década, para, en los ochenta, cambia el escenariorápidamente:

  Por un lado, las mejoras en los materiales, técnicas de litografía y fabricación,permitían reducir el tamaño de los transistores, con lo que la capacidad MOSresultaba cada vez menor.

  Por otro, la integración de dispositivos cada vez más complejos obligaba a laintroducción de un mayor número de máscaras para asegurar el aislamientoentre transistores, de modo que no era más difícil la fabricación de CMOS quede NMOS.

En este momento empezó un eclosión de memorias CMOS, pasando de 256x4 bits dela 5101 a 2kx8 de la 6116 y 8Kx8 en la 6264, superando, tanto en capacidad como

consumo reducido y velocidad a sus contrapartidas NMOS. También losmicroprocesadores, NMOS hasta la fecha, comenzaron a aparecer en versiones CMOS(80C85, 80C88, 65C02...).

Y aparecieron nuevas familias lógicas, HC y HCT en competencia directa con la TTL-LS, dominadora del sector digital hasta el momento.

Para entender la velocidad de estos nuevos CMOS, hay que considerar la arquitecturade los circuitos NMOS:

 Uso de cargas activas. Esto es: un transistor se polariza con otros transistores yno con resistencias debido al menor tamaño de aquellos. Además, el transistorMOS funciona fácilmente como fuente de corriente constante. Entonces uninversor se hace conectando el transistor inversor a la carga activa. Cuando sesatura el transistor, drena toda la corriente de la carga y el nivel da salida baja.Cuando se corta, la carga activa inyecta corriente hasta que el nivel de salidasube. Y aquí está el compromiso: es deseable una corriente pequeña porquereduce la necesidad de superficie en el silicio (transistores más pequeños) y ladisipación (menor consumo). Pero las transiciones de nivel bajo a nivel alto serealizan porque la carga activa carga la capacidad MOS del siguiente transistor,además de las capacidades parásitas que existan, por lo que una corrienteelevada es mejor, pues se cargan las capacidades rápidamente.

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  Estructuras de almacenamiento dinámicas. La propia capacidad MOS se puedeutilizar para retener la información durante cortos periodos de tiempo. Estemedio ahorra transistores frente al biestable estático. Como la capacidad MOSes relativamente pequeña, en esta aplicación hay que usar transistores grandesy corrientes reducidas, lo que lleva a un dispositivo lento.

VENTAJAS

La tecnología CMOS mejora estos dos factores:

  Elimina la carga activa. La estructura complementaria hace que sólo seconsuma corriente en las transiciones, de modo que el transistor de canal Ppuede aportar la corriente necesaria para cargar rápidamente las capacidadesparásitas, con un transistor de canal N más pequeño, de modo que la célula

resulta más pequeña que su contrapartida en NMOS.  En CMOS se suelen sustituir los registros dinámicos por estáticos, debido a que

así se puede bajar el reloj hasta cero y las reducidas dimensiones y bajoconsumo de la celda CMOS ya no hacen tan atractivos los registros dinámicos.

CMOS ANALÓGICOS 

Los transistores MOS también se emplean en circuitos analógicos, debido a dos

características importantes:

  Alta impedancia de entrada: La puerta de un transistor MOS viene a ser unpequeño condensador, por lo que no existe corriente de polarización. Untransistor, para que pueda funcionar, necesita corriente de polarización.

  Baja resistencia de canal: Un MOS saturado se comporta como una resistenciacuyo valor depende de la superficie del transistor. Es decir, que si se le pidencorrientes reducidas, la caída de tensión en el transistor llega a ser muy

reducida. 

Estas características posibilitan la fabricación de amplificadores operacionales "Rail-to-Rail", en los que el margen de la tensión de salida abarca desde la alimentaciónnegativa a la positiva. También es útil en el diseño de reguladores de tensión lineales yfuentes conmutadas. 

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CMOS Y BIPOLAR

Se emplean circuitos mixtos bipolar y CMOS tanto en circuitos analógicos comodigitales, en un intento de aprovechar lo mejor de ambas tecnologías. En el ámbito

analógico destaca la tecnología BiCMOS, que permite mantener la velocidad yprecisión de los circuitos bipolares, pero con la alta impedancia de entrada y márgenesde tensión CMOS. En cuanto a las familias digitales, la idea es cortar las líneas decorriente entre alimentación y masa de un circuito bipolar, colocando transistoresMOS. Esto debido a que un transistor bipolar se controla por corriente, mientras queuno MOS, por tensión.

PROBLEMAS Y CUIDADOS 

Hay tres problemas principales relacionados con la tecnología CMOS, aunque no sonexclusivos de ella:

  Sensibilidad a las cargas estáticas. Históricamente, este problema se haresuelto mediante protecciones en las entradas del circuito. Pueden ser diodosen inversa conectados a masa y a la alimentación, que, además de proteger eldispositivo, reducen los transitorios o zener conectados a masa. Este últimométodo permite quitar la alimentación de un sólo dispositivo.

  Latch-up: Consiste en la existencia de un tiristor parásito en la estructura cmosque se dispara cuando la salida supera la alimentación. Esto se produce conrelativa facilidad cuando existen transitorios por usar líneas largas maladaptadas, excesiva impedancia en la alimentación o alimentación maldesacoplada. El Latch-Up produce un camino de baja resistencia a la corrientede alimentación, de modo que, si no se ha previsto, acarrea la destrucción deldispositivo. Las últimas tecnologías se anuncian como inmunes al latch-up.

  Resistencia a la radiación. El comportamiento de la estructura MOS essumamente sensible a la existencia de cargas atrapadas en el óxido. Unapartícula alfa o beta que atraviese un chip CMOS puede dejar cargas a su paso,cambiando la tensión umbral de los transistores y deteriorando o inutilizandoel dispositivo. Por ello existen circuitos "endurecidos" (Hardened), fabricadoshabitualmente en silicio sobre aislante (SOI)

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FAMILIA LÓGICA CMOS

Los diseñadores de circuitos integrados solucionan los problemas que se plantean en laintegración, esencialmente, con el uso de transistores. Esto determina las tecnologíasde integración que, actualmente, existen y se deben a dos tipos de transistores quetoleran dicha integración: los bipolares y los CMOS y sus variantes.

  Tecnología TTL: Lógica de Transistor a Transistor. Esta tecnología, hace uso deresistencias, diodos y transistores bipolares para obtener funciones lógicasestándar.

  Tecnología CMOS: Lógica MOS Complementaria. Esta tecnología, hace usobásicamente de transistores de efecto de campo NMOS Y PMOS.

En la familia lógica MOS Complementaria, CMOS (Complementary Metal-OxideSemiconductor), el término complementario se refiere a la utilización de dos tipos detransistores en el circuito de salida, en una configuración similar a la tótem-pole de lafamilia TTL. Se usan conjuntamente MOSFET (MOS Field-Effect transistor, transistor deefecto campo MOS) de canal n (NMOS) y de canal p (PMOS ) en el mismo circuito, paraobtener varias ventajas sobre las familias P-MOS y N-MOS. La tecnología CMOS esahora la dominante debido a que es más rápida y consume aún menos potencia quelas otras familias MOS. Estas ventajas son opacadas un poco por la elevadacomplejidad del proceso de fabricación del CI y una menor densidad de integración. De

este modo, los CMOS todavía no pueden competir con MOS en aplicaciones querequieren lo último en LSI.

La lógica CMOS ha emprendido un crecimiento constante en el área de la MSI,principalmente a expensas de la TTL, con la que compite directamente. El proceso defabricación de CMOS es más simpleque el TTL y tiene una mayor densidad deintegración, lo que permite que se tengan más circuitos en un área determinada desustrato y reduce el costo por función. La gran ventaja de los CMOS es que utilizansolamente una fracción de la potencia que se necesita para la serie TTL de bajapotencia (74L00), adaptándose de una forma ideal a aplicaciones que utilizan la

potencia de una batería o con soporte en una batería. El inconveniente de la familiaCMOS es que es más lenta que la familia TTL, aunque la nueva serie CMOS de altavelocidad “HCMOS” (SERIES HC y HCT), que vio la luz en 1983, puede competir con las

series bipolares avanzadas en cuanto a velocidad y disponibilidad de corriente, y conun consumo menor, con las series 74 y 74LS.

El primer fabricante que produjo lógica CMOS, denominó a estos circuitos integradoscomo la serie 4000 (4000, 4001, etc.) y este sistema de numeración fue adoptado porotros fabricantes. Algunos fabricantes han producido una amplia gama decomponentes CMOS siguiendo las funciones y asignación de pines de las familias TTL

74XX. Éstos reciben números de serie como 74CXX, 74HCXX, 74HCTXX, 74ACXX o74ACTXX, en los cuales la “C” significa CMOS, la “A” indica que son dispositivos

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avanzados y la “T” indica que estos dispositivos son compatibles con los de las familiasTTL (trabajan con los niveles lógicos y de alimentación TTL). 

PUERTAS LÓGICAS DE LA FAMILIA CMOS 

A)  INVERSORES CMOS.

Un dispositivo CMOS consiste en distintos dispositivos MOS interconectados paraformar funciones lógicas. Los circuitos CMOS combinan transistores PMOS y NMOS,cuyos símbolos más comunes son los que se muestran en la Figura 1.

La circuitería del INVERSOR CMOS básico se muestra en la Figura 2 (a). El INVERSORCMOS tiene dos MOSFET en serie de modo que, el dispositivo con canales P tiene sufuente conectada a + VDD (un voltaje positivo) y el dispositivo de canales N tiene sufuente conectada a masa. Las compuertas de los dos dispositivos se interconectan conuna entrada común. Los drenajes de los dos dispositivos se interconectan con la salidacomún.

El circuito mostrado en la Figura 2 (a) representa un INVERSOR CMOS y está formadopor un transistor de canal tipo P (QP1) y otro de canal tipo N (QN1).Los niveles lógicos para CMOS son esencialmente + VDD para 0 y 1 lógicos y 0 V para el0 lógico.Consideremos primero el caso donde A1 = + VDD (la entrada A1 está en un nivel alto(‘1’)). En está situación, la compuerta de QP1 (canales P) está en 0 V en relación con lafuente de QP1.

De este modo, QP1 estará en el estado OFF con ROFF =10 10_. La compuerta de QN1

(canales N) estará en + VDD en relación con su fuente, es decir, transistor QP1 se pone

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en estado de corte y el transistor QN1 se activa. El resultado es un camino de bajaimpedancia de tierra a la salida y uno de alta impedancia de VDD a la salida F.

A continuación, consideremos el caso donde A1 = 0 V (la entrada A1 está en nivel bajo(‘0’)). QP1 tiene ahora su compuerta en un potencial negativo en relación con sufuente, en tanto que QN1 tiene VGS = 0 V.De este modo, QP1 estará encendida con RON=1 k_ y QN1 apagada con ROFF = 10 10_,produciendo un F de aproximadamente + VDD.En resumen QP1 se activa y el transistor QN1 se pone en estado de corte. El resultadoes un camino de baja impedancia de VDD a la salida F y uno de alta impedancia detierra a la salida.

Como podemos observar, los transistores operan de forma complementaria. Cuando latensión de entrada se encuentra en alto (1 lógico), el transistor NMOS entra en estado

de conducción y el transistor PMOS entra en corte, haciendo que la salida quede enbajo (0 lógico). La situación inversa ocurre cuando la tensión se encuentra en bajo.

Estos datos de operación se resumen en la Figura 2 (b), donde se muestra que elcircuito actúa como un INVERSOR lógico.

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DATASHEET 74LVC245A

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B)  COMPUERTA NAND CMOS

Se pueden construir otras funciones lógicas diferentes del INVERSOR básico. La Figura3 (a) muestra una compuerta NAND formada por la adición de un MOSFET de canales Pen paralelo y un MOSFET de canales N en serie al INVERSOR básico. Para analizar estecircuito conviene recodar que una entrada de 0 V enciende el P-MOSPET y apaga el N-MOSFET correspondientes, y viceversa para una entrada +VDD. Cuando ambasentradas (A1 y B1) están en nivel alto (+VDD), hacen que los transistores QP1 y QP2entren en corte y se encienden ambos N-MOSFET (transistores QN1 y QN2), con lo cualofrece una baja resistencia de la terminal de salida a tierra (la salida pasa a bajo (0) através de QN1 y QN2).

En todas las otras condiciones de entrada, de cuando menos un P-MOSFET estaráencendido en tanto que al menos un N-MOSFET estará apagado. Esto produce una

salida ALTA (a través de QP1 y QP2 ).

Las entradas no usadas de una compuerta CMOS no se pueden dejar abiertas, porquela salida resulta ambigua. Cuando sobra alguna entrada de una compuerta CMOS sedebe conectar a otra entrada o a uno de los dos terminales de alimentación. Estotambién es válido para circuitos secuenciales y demás circuitos CMOS, como porejemplo, contadores, Flip-Flops, etc.Estos datos de operación se resumen en la Figura 3 (b), donde se muestra que elcircuito actúa como una compuerta NAND CMOS.

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DATASHEET CD4011

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C)  COMPUERTA NOR CMOS

Una compuerta NOR CMOS se forma agregando un P-MOSFET en serie y un N-MOSFETen paralelo al inversor básico (Figura 4 (a)).Una vez más este circuito se puede analizar entendiendo que un estado BAJO encualquier entrada enciende P-MOSFET (QP1 y QP2 entran a conducción) y apaga el N-MOSFET (QN1 y QN2 entran a corte) correspondiente. La salida pasa a alto (1) a travésde QP1 y QP2.

Las entradas en un estado ALTO, hacen que los transistores QP1 y QP2 entren en cortey ambos transistores QN1 y QN2 en conducción (la salida pasa a bajo (0) a través deQN1 y QN2).En las parejas de transistores ya sean de canal n ó de canal p, si cualquier entrada esbaja, uno de los transistores entra a corte y otro a conducción. La salida pasa a bajo (0)

acoplándose a través de transistores en conducción a tierra.

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DATASHEET CD4001

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D)  COMPUERTAS AND Y OR

Las compuertas AND y OR CMOS se pueden formar combinando compuertas NAND yNOR con inversores.

DATASHEET OR: 400B

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DATASHEET AND: CD4010

CARACTERÍSTICAS DE LAS SERIES CMOS

Existen varias series en la familia CMOS de circuitos integrados digitales, estudiaremoslas principales características de cada una.

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1.  Series 4000/14000

Las primeras series CMOS fueron la serie 4000, que fue introducida por RCA y laserie14000 por Motorola. La serie original es la 4000A; la 4000B representa mejora conrespecto a la primera y tiene mayor capacidad de corriente en sus salidas. A pesar de laaparición de la nueva serie CMOS, las series 4000 siguen teniendo uso muy difundido.La serie 4000A es la línea más usada de Circuitos Integrados digitales CMOS, contienealgunas funciones disponibles en la serie TTL 7400 y está en expansión constante.

Algunas características más importantes de esta familia lógica son:

  La disipación de potencia de estado estático de los circuitos lógicos CMOS esmuy baja.

  Los niveles lógicos de voltaje CMOS son 0 V para 0 lógico y VDD para 1 lógico. Elsuministro VDD puede estar en el rango 3 V a 15 V para la serie 4000. Lavelocidad de conmutación de la familia CMOS 4000A varía con el voltaje de lafuente.(consultar el apartado de los niveles de voltaje)

  Todas las entradas CMOS deben estar conectadas a algún nivel de voltaje.

2.  Serie 74C

Esta serie CMOS su característica principal es que es compatible terminal por terminaly función por función, con los dispositivos TTL que tienen el mismo número (muchasde las funciones TTL, aunque no todas, también se encuentran en esta serie CMOS).Esto hace posible remplazar algunos circuitos TTL por un diseño equivalente CMOS.Por ejemplo, 74C74 contiene dos flip-flops tipo D disparados por flanco y tiene lamisma configuración de terminales que el CI TTL 7474, que también ofrece dosflipflops tipo D disparados por flanco. El resto de las características son iguales a laserie 74C.Las series HC/ HCT tienen como característica principal su alta velocidad.

3.  Serie 74HC (CMOS de alta velocidad)

Esta es una versión mejor de la serie 74C. La principal mejora radica en un aumento dediez veces en la velocidad de conmutación (comparable con la de los dispositivos de laserie 74LS de TIL). Otra mejora es una mayor capacidad de corriente en las salidas. Laserie 74HC son los CMOS de alta velocidad, tienen un aumento de 10 veces lavelocidad de conmutación. La serie 74HCT es también de alta velocidad, y también escompatible en lo que respecta a los voltajes con los dispositivos TTL.

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4.  Serie 74HCT

Esta serie también es una serie CMOS de alta velocidad, y está diseñada para sercompatible en lo que respecta a los voltajes con los dispositivos TTL, es decir, lasentradas pueden provenir de salidas TTL (esto no es cierto para las demás seriesCMOS.)

CARACTERÍSTICAS COMUNES A TODOS LOS DISPOSITIVOS CMOS

Vamos a comentar las características más importantes de operación y desempeño.

1.  VOLTAJE DE ALIMENTACIÓN

Las series 4000 y 74C funcionan con valores de VDD, que van de 3 a 15 V, por lo que laregulación del voltaje no es un aspecto crítico. Las series 74HC y 74RCT funcionan conun menor margen de 2 a 6 V.

Cuando se emplean dispositivos CMOS y TTL, juntos, es usual que el voltaje dealimentación sea de 5 V para que una sola fuente de alimentación de 5 V proporcioneVDD para los dispositivos CMOS y VCC para los TTL. Si los dispositivos CMOS funcionancon un voltaje superior a 5V para trabajar junto con TTL se deben de tomar medidasespeciales.

2.  NIVELES DE VOLTAJE

Cuando las salidas CMOS manejan sólo entradas CMOS, los niveles de voltaje de lasalida pueden estar muy cercanos a 0V para el estado bajo, y a VDD para el estado

alto. Esto es el resultado directo de la alta resistencia de entrada de los dispositivosCMOS, que extrae muy poca corriente de la salida a la que está conectada.

Los requerimientos de voltaje en la entrada para dos estados lógicos se expresa como

un porcentaje del voltaje de alimentación, tal y como se expresa en la tabla adjunta.

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De esta forma, cuando un CMOS funciona con VDD = 5 V, acepta voltaje de entradamenor que VIL(máx) = 1.5 V como BAJO, y cualquier voltaje de entrada mayor que VIH(mín) = 3.5 V como ALTO.

3.  INMUNIDAD AL RUIDO

Se denomina ruido a “cualquier perturbación involuntaria que puede originar un

cambio no deseado en la salida del circuito.” El ruido puede generarse externamente

por la presencia de escobillas en motores o interruptores, por acoplo por conexiones olíneas de tensión cercanas o por picos de la corriente de alimentación. Los circuitoslógicos deben tener cierta inmunidad al ruido la cual es definida como “la capacidadpara tolerar fluctuaciones en la tensión no deseadas en sus entradas sin que cambie elestado de salida”. Los fabricantes establecen un margen de seguridad para no

sobrepasar los valores críticos de tensión conocido como

MARGEN DE RUIDO.

En la Figura 5. tenemos los valores críticos de las tensiones de entrada y salida de unapuerta lógica y los márgenes de ruido a nivel alto y bajo.

Si la tensión de entrada mínima a nivel alto de una puerta tiene como valor VIHmín, latensión mínima de salida a nivel alto debe ser igual o superior a VIH mín. Pero paraevitar la influencia de ruidos que afecten a la siguiente puerta, no se permitirá unatensión de salida inferior a VIHmín más el margen de ruido a nivel alto (VNIH): VOHmín = VIH mín + VNIH

Para determinar el valor de VOLmáx aplicamos el mismo criterio pero utilizando elmargen de ruido a nivel bajo (VNIL): VOLmáx = VILmáx – VNIL

  Margen de ruido a nivel bajo (VNIL): VNIL = VILmáx - VOLmáx

  Margen de ruido a nivel alto (VNIH): VNIH = VOHmín - VIHmín 

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Los márgenes de ruido son los mismos en ambos estados y dependen de VDD. En VDD= 5 V, los márgenes de ruido son 1.5 V. Observamos una mayor inmunidad al ruido quelas TTL, siendo CMOS una atractiva alternativa para aplicaciones que están expuestas aun medio con mucho ruido.

Evidentemente, los márgenes ruido pueden mejorarse utilizando un valor mayor deVDD a expensas de un mayor consumo de potencia debido al mayor voltaje dealimentación.Supongamos que trabajamos a un nivel bajo de VOL = 0’4 V con VIL máx = 0’8 V. En

estas condiciones tendremos un margen de ruido para nivel bajo de: VNIL = 0’8 – 0’4 =

0’4 

4.  DISIPACIÓN DE POTENCIA

La potencia disipada, es la media de potencia disipada a nivel alto y bajo. Se traduce enla potencia media que la puerta va a consumir.

Tal y como comentamos, uno de los principales motivos del empleo de la lógica CMOSes su “muy bajo consumo de potencia”. Cuando un circuito lógico CMOS se encuentra

en estático (sin cambiar) o en reposo, su disipación de potencia es extremadamentebaja, aumentando conforme aumenta la velocidad de conmutación.

Esto lo podemos observar examinando cada uno de los circuitos de las Figuras 2(a),

3(a) y 4(a),independientemente del estado de la salida, hay una muy alta resistencia entre elterminal VDD y masa, debido a que siempre hay un. MOSFET apagado en la trayectoriade la corriente. Por este motivo, se produce una disipación de potencia dc típica delCMOS de sólo 2.5 nW por compuerta cuando VDD = 5 V; aún en VDD = 10 aumentaríasólo 10 nW.

Con estos valores de PD es fácil observar por qué la familia CMOS se usa ampliamenteen aplicaciones donde el consumo de potencia es de interés primordial.

5.  PD AUMENTA CON LA FRECUENCIA

En la siguiente gráfica, Figura 6, podemos observar como la disipación de potencia enfunción de la frecuencia de una compuerta TTL es constante dentro del rango deoperación. En cambio, en la compuerta CMOS depende de al frecuencia.

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La disipación de potencia de un CI CMOS será muy baja mientras esté en una condición

dc.Desafortunadamente, PD siempre crecerá en proporción a la frecuencia en la cual loscircuitos cambian de estado.Cada vez que una salida CMOS pasa de BAJO a ALTO, tiene que suministrarse unacorriente de carga con oscilación momentánea a la capacitancia de carga. Estacapacitancia consta de las capacitancias de entrada de las cargas combinadas que seconducen y de la capacitancia de salida propia del dispositivo. Estas breves espigas decorriente son suministradas por VDD y pueden tener una amplitud regular de 5 mAyuna duración de 20 a 30 ns. Es obvio, que cuando la frecuencia de conmutaciónaumente, habrá más de estas espigas de corriente por segundo y el consumo de

corriente promedio de VDD aumentará.

De este modo, en frecuencias más altas, CMOS comienza a perder algunas de susventajas sobre otras familias lógicas. Como regla general, una compuerta CMOS tendráel mismo PD en promedio que una compuerta 74LS en frecuencias alrededor de cercadc 2 a 3 MHz. Para CI MSI, la situación es más 10 compleja que la que se expresa aquí yun diseñador lógico debe realizar un análisis detallado para determinar si el CMOStiene o no una ventaja en cuanto a la disipación de potencia en cierta frecuencia deoperación.

6.  FACTOR DE CARGA

Al igual que N-MOS y P-MOS, los CMOS tienen una resistencia de entradaextremadamente grande (1012 _) que casi no consume corriente de la fuente deseñales, cada entrada CMOS representa comúnmente una carga a tierra de 5 pF.Debido a su capacitancia de entrada se limita el número de entradas CMOS que sepueden manejar con una sola salida CMOS. Así pues, el factor de carga de CMOSdepende del máximo retardo permisible en la propagación.

Comúnmente este factor de carga es de 50 para bajas frecuencias (<1 MHz). Porsupuesto para altas frecuencias, el factor de carga disminuye.

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La salida CMOS tiene que cargar y descargar la combinación en paralelo de cadacapacitancia de entrada, de manera que el tiempo de conmutación de salida aumenteen proporción al número de cargas conducidas, cada carga CMOS aumenta el retardoen la conducción de la propagación del circuito por 3 ns.

Así podemos llegar a la conclusión de que el factor de carga de CMOS depende delmáximo retardo permisible en la propagación.

7.  VELOCIDAD DE CONMUTACIÓN

Los CMOS, al igual que N-MOS y P-MOS, tiene que conducir capacitancias de cargarelativamente grandes, su velocidad de conmutación es más rápida debido a su baja

resistencia de salida en cada estado.

Recordemos que una salida N-MOS tiene que cargar la capacitancia de carga a travésde una resistencia relativamente grande (100 k_). En el circuito CMOS, la resistencia desalida en el estado ALTO es el valor RON del P-MOSFET, el cual es generalmente de 1k_ o menor. Esto permite una carga más rápida de la capacitancia de carga.

Los valores de velocidad de conmutación dependen del voltaje de alimentación que seemplee, por ejemplo en una a compuerta NAND de la serie 4000 el tiempo depropagación es de 50 ns para VDD = 5 V y 25ns para VDD = 10 V. Como podemos ver,

mientras VDD sea mayor podemos operar en frecuencias más elevadas.

Por supuesto, mientras más grande sea VDD se producirá una mayor disipación depotencia.Una compuerta NAND de las series 74HC o 7411CT tiene un tpd promedio alrededorde 8 ns cuando funciona con un VDD = 5V. Esta velocidad es comparable con la de laserie 74LS.

8.  ENTRADAS CMOS.

Las entradas CMOS nunca deben dejarse desconectadas, ya que son muy sensibles a laelectricidad estática y al ruido, los cuales pueden fácilmente activar los canalesMOSFET P y N en el estado conductor, produciendo una mayor disipación de potenciay posible sobrecalentamiento. Tienen que estar conectadas a un nivel fijo de voltajealto o bajo (0 V o VDD) o bien a otra entrada. Esta regla se aplica aún a las entradas deotras compuertas lógicas que no se utilizan en el mismo encapsulado.

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9.  SUSCEPTIBILIDAD A LA CARGA ESTÁTICAS

Las familias lógicas MOS son especialmente susceptibles a daños por cargaelectrostática. Esto es consecuencia directa de la alta impedancia de entrada de estosCI. Una pequeña carga electrostática que circule por estas altas impedancias puede darorigen a voltajes peligrosos.

Los CMOS están protegidos contra daño por carga estática mediante la inclusión en susentradas de diodos zéner de protección.

Diseñados para conducir y limitar la magnitud del voltaje de entrada a niveles muyinferiores a los necesarios para provocar daño. Si bien los zéner por lo general cumplencon su finalidad, algunas veces no comienzan a conducir con la rapidez necesaria paraevitar que el CI sufra daños. Por consiguiente, sigue siendo buena idea observar las

precauciones de manejo presentadas antes para todos los CI.

COMPARACIÓN ENTRE FAMILIAS LÓGICAS

DIFERENCIAS ENTRE LAS FAMILIAS CMOS Y TTL

Las diferencias más importantes entre ambas familias son:

  En la fabricación de los circuitos integrados se usan transistores bipolares par elTTL y transistores MOSFET para la tecnología CMOS

  Los CMOS requieren de mucho menos espacio (área en el CI) debido a locompacto de los transistores MOSFET. Además debido a su alta densidad de

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integración, los CMOS están superando a los CI bipolares en el área deintegración a gran escala, en LSI - memorias grandes, CI de calculadora,microprocesadores-, así como VLSI.

  Los circuitos integrados CMOS es de menor consumo de potencia que los TTL.

  Los CMOS son más lentos en cuanto a velocidad de operación que los TTL.

  Los CMOS tienen una mayor inmunidad al ruido que los TTL.

  Los CMOS presenta un mayor intervalo de voltaje y un factor de carga máselevado que los TTL.

En resumen podemos decir que:

  TTL: diseñada para una alta velocidad.

  CMOS: diseñada para un bajo consumo.

Actualmente dentro de estas dos familias se han creado otras, que intentan conseguirlo mejor de ambas:

  Un bajo consumo y una alta velocidad.

LA FAMILIA LÓGICA ECL

Emitter Coupled Logic (lógica de emisores acoplados) pertenece a la familia de

circuitos MSI implementada con tecnología bipolar; es la más rápida disponible dentro

de los circuitos de tipo MSI. 

HISTORIA

Puertas con diseños ECL se han implementado hasta con tubos de vacío, y porsupuesto con transistores discretos. Y la primera familia con diseño ECL, la ECL I,apareció en el año 62 con las primeras familias de circuitos integrados. Ya en aquellaépoca se trataba de la familia más rápida (un retardo de propagación típico de 8ns.), ytambién, era ya, la que más disipaba.

En la actualidad puede parecer que 8ns es mucho cuando hay circuitos CMOS que conun consumo muy bajo (sobre todo estático) superan con creces esta prestación, peroen realidad la tecnología ECL también ha evolucionado tanto en diseño como enfabricación, y en la actualidad se consiguen retardos netamente inferiores al ns, con un

consumo alto pero no desorbitado.

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REFERENCIAS

A pesar de su limitada utilización, se trata de unas de las familias lógicas de másraigambre, y rancio abolengo, dentro de las tecnologías digitales. Incluso se podríadecir que dentro de la electrónica en general, pues el par diferencial, en el que se basala familia, domina ampliamente los circuitos integrados analógicos.

Como familia bipolar que es, el margen de ruido no es bueno. En este caso no sólo esreducido en margen a nivel bajo, sino que también lo es el margen a nivel alto. Esto esconsecuencia de la reducida excursión lógica. Y la razón es que para conseguir

velocidad deben variar poco los valores de tensión.

El principio que guía a la familia es tratar de evitar a toda costa que los transistoresque configuran el circuito entren en saturación. Por lo que las conmutaciones seránentre corte (o casi corte) y conducción. Por lo tanto siempre vamos a tener transistoresconduciendo, con lo que el consumo es continuo. Es decir no sólo hay picos decorriente en las transiciones, sino que siempre tendremos un consumo apreciable en elcircuito. Por otro lado la presencia de corrientes significativas en el circuito en todo

momento, hace que el fan-out sea bueno.

Es la forma de lógica más rápida, ya que los dispositivos activos se las arreglan paratrabajar fuera de la saturación. También se hace aun mucho más rápida haciendo quelas variaciones de señal lógicas sean aun menores (Dt=800mV), eso hace que el tiempode carga y descarga de C de carga y parasitas sean aun menores...

El circuito ECL se basa en el uso de un interruptor de dirección de corriente, que se

puede construir con un par diferencial, que se polariza con un voltaje Vr y de corrienteI cte ambos. la naturaleza diferencial del circuito lo hace menos suceptible a captarruido.

Existen 2 formas conocidas, la ECL 100k y la ECL 10K, la 100k es más rápida peroconsume mayor corriente.

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ESTRUCTURA

Circuito típico de una puerta de la familia ECL 10,000 de Motorola.

La estructura ECL se basa en un par diferencial (Q1-Q2 y Q3) en el que una rama se

conecta a una tensión de referencia, que determina el umbral ALTO / BAJO y la otrarama con n transistores en paralelo a las n entradas. Del diferencial se puedenobtiener simultáneamente dos salidas con la salida y la salida negada y muy bajo jitterentre ellas. Estas salidas se llevan, finalmente, a sendos seguidores de emisor paraproporcionar ganancia en corriente y el fan-out adecuado, que en muchos casospueden alimentar líneas de 50Ω directamente. Es común la presencia de pines dealimentación separados para estos últimos transistores ya que, a diferencia del pardiferencial, su corriente varia con la señal si no están los dos transistores conectados aimpedancias iguales. Alimentándolos separadamente se evita que estas variacionesalcancen el par diferencial.

Esta estructura produce simultáneamente la salida OR / NOR: cualquier entrada a nivelalto provoca que el emisor de Q5 pase a nivel alto y el de Q6 a nivel alto. Porcomparación, la estructura TTL sólo produce la función NAND. 

A diferencia de otras tecnologías (TTL, NMOS, CMOS), la ECL se alimenta con elpositivo (Vcc) conectado a masa, siendo la alimentación entre 0 y -5'2V,habitualmente. Algunas familias permiten que VEE sea -5V, para compartir laalimentación con circuitos TTL.

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APLICACIONES

Además de las familias lógicas ECL I, ECL II, ECL III, ECL10K y ECL100K, la tecnología ECLse ha utilizando en circuitos LSI:

  Matrices lógicas  Memorias (Motorola, Fairchild)  Microprocesadores (Motorola, F100 de Ferranti)  Para mejorar las prestaciones de la tecnología CMOS, la ECL se incorpora en

ciertas funciones críticas en circuitos CMOS, aumentando la velocidad, peromanteniendo bajo el consumo total.

TECNOLOGÍA ECL

Actualmente, en el mercado, hay dos tipos de circuitos integrados digitales nosaturables de alta velocidad. El primero de ellos, la familia TTL Schottky, ya fueanalizado en el capítulo anterior. Ahora, estudiaremos la segunda de las familias, la ECLo lógica de emisores acoplados.

Circuito de un amplificador operacional y su característica de transferencia

Los diseñadores de sistemas digitales han encontrado una familia que ofreceventajas con respecto a las velocidades de cambio de nivel, bajos retrasos detransmisión, etc. Una de estas familias es la ECL (Emitter Coupled Logic) o lógica deemisores acoplados.

Circuito integrado de una compuerta AND/NAND con tecnología ECL

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EL PROCESO TECNÓLOGICO DE FABRICACIÓN DE LAS ECL

La evolución de la estructura de un transistor bipolar ha ido mejorando a lo largo deltiempo. En el caso que nos ocupa, la familia ECL, conviene señalar que, en un principio,se comenzó a fabricar usando una tecnología avanzada isoplanar llamada FAST-Z. Esteproceso hacía posible retrasos lógicos menores de un nanosegundo, y un alto controlsobre los cambios de nivel alto a bajo y viceversa.

Evolución de las estructuras de un transistor bipolar

Como en todas las tecnologías de tipo isoplanar, el proceso FAST-Z incorpora unadelgada capa de óxido entre las dos superficies exteriores, en vez de la región P+ quepresentan los procesos planares. El óxido no necesita ningún tipo de separación entrelas regiones base-colector, resultando una reducción sustancial del tamaño de loscircuitos integrados o chips.

Esta clase de estructuras permite una reducción en el área de un transistor de silicio deun 400% en comparación con una estructura planar. El substrato del colector, por lotanto, también se reduce en este 400%, luego el área base-colector disminuye en un540%. Estas reducciones combinadas con la unión superficial nos permitirán tener uncontrol mayor en el proceso de ionización, con lo que disminuirán los valores decapacidad y resistencia, lo que permitirá un aumento de velocidad.

El proceso FAST-LSI es análogo al FAST-Z pero también incluye algunas mejoras. Laalineación de los metales ha sido disminuida y acortadas las distancias entre loscontactos base emisor. La estructura metálica también se ha visto mejorada, al utilizarun combinado de platino y silicio para los contactos óhmicos tipo N+ y P+.

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LA CONFIGURACIÓN DE UNA ECL

Observando la figura siguiente vemos que nos encontramos ante un amplificadordiferencial, denominado así porque su salida es proporcional a la diferencia entre dos

tensiones de entrada V1 y V2. Este circuito se utiliza pricipalmente en sistemasanalógicos, pero también tiene propiedades digitales, llegando a ser la base deconstrucción de la lógica de emisor acoplado o ECL (en algunos casos nos la podemosencontrar como lógica de modo corriente o CML)

Al aumentar el número de entradas, es necesario poner dos seguidores de emisor paraigualar niveles de tensión de entrada y salida

Si V1 es igual que V2 tendremos que, por simetría del circuito, las corrientes de lostransistores son iguales. Sin embargo, si V1 sobrepasa a V2 en aproximadamente 0,1voltio, el transistor T1 estará en conducción y T2 en corte; e inversamente, si V1 es

menor que V2 en 0,1 voltio, entonces T2 conducirá y T1 estará en corte.

La corriente de emisor se mantiene prácticamente constante, y se transfiere oconmuta del transistor T1 al T2 cuando la tensión V1 varía desde 0,1 V, por encima dela tensión de referencia V2, hasta 0,1 voltios por debajo de esta tensión. Exceptodentro de un margen muy estrecho de variación de la tensión de entrada V1, a la salidaS sólo puede tener uno de dos posibles valores y, por tanto, actúa como circuitodigital.

Los dos niveles lógicos pueden deducirse fácilmente. Si T2 está en corte, la tensión de

salida será igual a la de alimentación y estaremos a nivel lógico 1. Cuando T2 está enconducción, los valores de las resistencias calculados previamente harán que eltransistor se encuentre en su zona activa, es decir, T2 estará en su región activacuando la unión colector-base esté polarizada inversamente. Entonces, la tensión desalida será la de alimentación menos la caída de tensión en la resistencia de colector,obteniendo de esta manera el estado lógico 0.

Puesto que en el amplificador diferencial ningún transistor está dispuesto a llegar asaturación, se elimina el tiempo de almacenamiento y, por tanto, la lógica ECL seconvierte en la más rápida de las familias lógicas. Podemos conseguir retardos de

propagación inferiores a 0,5 nanosegundos por puerta.

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Puerta OR/NOR de dos entradas y su representación esquemática, en una familiaECL

Si nos fijamos en la puerta OR/NOR de la figura con dos entradas, observaremos queeste circuito consta básicamente de un amplificador diferencial, con la modificación deutilizar dos transistores paralelos a la entrada.

Consideremos lógica positiva. Si A y B están las dos a nivel bajo, ninguno de los dostransistores T1 ó T2 conducirá, mientras que T3 está en la región activa. En estascondiciones, la salida S está en bajo, y su complementaria en alto. Si indistintamente Ao B están a nivel alto, la corriente de emisor conmuta al transistor de entrada cuyabase esté en alto, y la corriente de colector de T3 cae aproximadamente a cero. Por lotanto, S tendrá un 1 lógico y /S un 0.

La disponibilidad de salidas complementarias constituye una clara ventaja a la hora dediseñar nuestros circuitos lógicos, pues evita la necesidad de agregar puertassimplemente como inversores.

Una de las dificultades de la topología ECL es la de que los niveles altos y bajos en lassalidas difieren de los de las entradas; por eso, como podemos ver en la puertaOR/NOR de tres entradas, se utilizan los seguidores de emisor T5 y T6 en la salida parasuministrar el apropiado nivel de tensión continua. La tensión de referencia se obtienenormalmente a partir de una red compensada en temperatura.

Circuito de la red de compensación de temperatura para determinar la tensión dereferencia VR 

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La resistencia de entrada en esta familia puede considerarse infinita si todas lasentradas están a nivel bajo de forma que todos los transistores de estrada estén encorte. Si una de las entradas está alta, T4 estará a corte y la resistencia de entrada

corresponde a la de un transistor con una resistenciade emisor de aproximadamente 1,2 K, con lo queresulta una resistencia de entrada de unos 100K. Laresistencia de salida es la de un seguidor de emisorsiendo un valor estimado de unos 15 ohmios; puestoque la resistencia de entrada es muy alta, y la desalida muy baja, se puede conseguir un "fan-out" ocapacidad de salida elevada a baja frecuencia.

El "fan - out" viene determinado más bien por el hecho de que la carga capacitivaretrasa la actuación de la puerta. Si C es la capacidad de entrada por puerta, y N es el"fan - out", la capacidad total en paralelo con el seguidor de emisor T5 es N*C. Estacapacidad se carga rápidamente a través de la pequeña resistencia de salida cuando T5está en conducción. No obstante, consideremos la situación en que la tensión de salidaestá nivel alto y cae la entrada al seguidor de emisor. Como la tensión entre armadurasde un condensador no puede variar instantáneamente, T5 se corta. Por tanto, la salidacae hasta con una constante de tiempo 1,5 milésimas de N*C, y N se determina enfunción del tiempo máximo de transición disponible entre dos estados.

DATASHEET OR DAC08

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DATASHEET AND :

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DATASHEET NAND :

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DATASHEET NOR :

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CUIDADOS EN LA MANIPULACION DE LAS TECNOLOGÍAS CMOS Y ECL

  Como los dispositivos que utilizan la tecnología CMOS y ECL son más propensos

a deteriorarse debido a cuestiones de cargas electrostáticas, es necesario tener

precaución y cuidado en el manejo de su muy alta impedancia de entrada y

tipo de constitución, verificando constantemente este valor.

  Se debe procurar no tocarlos mucho con las manos, guardándolos con las

patillas cortocircuitadas o donde no sea probable que les alcance la electricidad

estática.

  Los fabricantes sugieren desconectar la alimentación cuando se vayan a sacar o

introducir los CI en los zócalos, guardarlos en esponjas reductoras, utilizar

soldadores aislados de la red o conectar a tierra las puntas o alimentar los

soldadores con baterías.

  Muy importante es que no se deben dejar patillas de entradas de los circuitos

no utilizados del CI sin conectar, ya que aumenta el consumo y estas entradasal aire se comportan como antenas y las señales de ruido hacen trabajar

dinámicamente a los circuitos. Para evitar esto conectaremos estas entradas a

masa o a la alimentación.

CONCLUSIONES

  Tecnología CMOS hace uso básicamente de transistores de efecto de campo

NMOS Y PMOS. En la familia lógica MOS Complementaria, el término

complementario se refiere a la utilización de dos tipos de transistores en el

circuito de salida, en una configuración similar a la tótem-pole de la familia TTL.

  La lógica CMOS ha emprendido un crecimiento constante en el área de la MSI,

principalmente a expensas de la TTL, con la que compite directamente. El

proceso de fabricación de CMOS es más simple que el TTL y tiene una mayor

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densidad de integración, lo que permite que se tengan más circuitos en un área

determinada de sustrato y reduce el costo por función.

  La gran ventaja de los CMOS es que utilizan solamente una fracción de la

potencia que se necesita para la serie TTL de baja potencia (74L00),

adaptándose de una forma ideal a aplicaciones que utilizan la potencia de una

batería o con soporte en una batería. El inconveniente de la familia CMOS es

que es más lenta que la familia TTL, aunque la nueva serie CMOS de alta

velocidad "HCMOS" (SERIES HC y HCT), que vio la luz en 1983, puede competir

con las series bipolares avanzadas en cuanto a velocidad y disponibilidad de

corriente, y con un consumo menor, con las series 74 y 74LS.

  Una de las dificultades de la topología ECL es la de que los niveles altos y bajos

en las salidas difieren de los de las entradas

  La familia lógica ECL se encuentra a caballo entre la TTL y la CMOS. Esta familia

nació como un intento de conseguir la rapidez de TTL y el bajo consumo de

CMOS, pero en raras ocasiones es empleada

  Los diseñadores de sistemas digitales han encontrado una familia que ofrece

ventajas con respecto a las velocidades de cambio de nivel, bajos retrasos de

transmisión, etc. Una de estas familias es la ECL (Emitter Coupled Logic) o lógica

de emisores acoplados.

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  http://electronica.ugr.es/~amroldan/asignaturas/curso045/ftc/pdf/trab_famili

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  http://www.ace.ual.es/~vruiz/docencia/laboratorio_estructura/practicas/html/

node5.  http://www.uv.es/~marinjl/electro/digital2.html

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  usuarios.lycos.es/tervenet/ TUTORIALES/Electronica_digital.htm

  www.virtual.unal.edu.co/cursos/ ingenieria/2000477/lecciones/090101.htm