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UTS. Informe sobre flip-flop..
INFORME SOBRE SIMULACION DE FLIP FLOP TIPO RS Y FLIP FLOP JK.
Alexander Castro Vega
[email protected] Esteban
RESUMEN: El flip flop es un dispositivo electrónico biestable, formado con un arreglo de compuertas lógicas, capaz de mantenerse en uno de dos estados posibles.
PALABRAS CLAVE: Informe de flip flop tipo rs y jk.
1 INTRODUCCIÓN
El siguiente informe evidencia la complementación del aprendizaje de los flip flop, realizadas en clase; con el fin tener un conocimiento más consolidado en el manejo de dicha tecnología; se realizo el montaje experimental y la simulación (software CEDAR logic simulator) de los circuitos de flip-flop tipo R S asíncrono y síncrono, flip-flop tipo JK y D, además se comparo cada resultado con la tabla de la verdad correspondiente a cada circuito.
2 IMÁGENES DE LA SIMULACION DEL FLIP FLOP RS ASINCRONO
Este flip-flop es asíncrono, debido a que no usa señal de reloj.
Figura 1,
En la figura 1, se puede apreciar que las entradas están R=0 y S=1, en consecuencia la salida que esta activa es Q.
Figura 2.
Siguiendo la secuencia, en la figura 2, muestra el estado de memoria, ya que las entradas están en 0, y sus salidas mantienen el estado anterior, ósea el de la figura 1.
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Figura 3.En la figura 3 el estado de las entradas cambiaron a R=1 y S=0, por lo tanto el estado de las salidas cambiaron activa la salida Q’ e inactiva la salida Q.
Figura 4.
Siguiendo la secuencia, en la figura 4, muestra el estado de memoria, ya que las entradas están en 0, y sus salidas mantienen el estado anterior, ósea el de la figura 3.
Figura 5.
En la figura 5 ambas entradas están en 1, en esta condición del circuito tiende a desactivar y activar las salidas pero lo hace tan rápido que uno simplemente las ve activas, este es un modo prohibido.
3 IMÁGENES DE LA SIMULACION DEL FLIP FLOP RS SINCRONO
Este flip-flop es síncrono, debido a que se le conecta una señal de reloj.
Figura 6.
En la figura 6, se puede apreciar que las entradas están R=0 y S=1 además hay una señal de reloj que esta en 1, en consecuencia se activa la salida Q, este circuito se comporta igual al de la figura 1.
Figura 7.
Siguiendo la secuencia, en la figura 7, muestra el estado de memoria, ya que las entradas están en 0, y la señal de reloj en 1, por lo tanto sus salidas mantienen el estado anterior, ósea el de la figura 6; este circuito se comporta igual al de la figura 2.
Figura 8.
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En la figura 8, el estado de las entradas cambiaron a R=1 y S=0, estando la señal de reloj en 1, por lo tanto el estado de las salidas cambiaron activa la salida Q’ e inactiva la salida Q; este circuito se comporta como el de la figura 3.
Observación
Con las 3 figuras anteriores podemos afirmar que el comportamiento del flip-flop R S síncrono con señal de reloj en 1, se comporta como el flip-flop R S asíncrono.
Cuando el flip-flop R S síncrono se le aplica una señal de reloj igual a cero, y en sus entradas se aplica diferentes estados, la salida no sufre cambios y mantiene el estado anterior.
4 IMÁGENES DE LA SIMULACION DEL FLIP FLOP JK
El flip-flop J K que se utilizo en las siguientes imágenes de la simulación, se activa las entradas preset, clear y la señal de reloj con un cero.
Figura 9.
En la figura 9 se observa que la entrada preset (S) esta activa por lo tanto la salida Q se pone en uno, sin importar el estado de las entradas J K y CLK.
Figura 10.
En la figura 10 se observa que la entrada clear (R) esta activa por lo tanto la salida Q se pone en cero, sin importar el estado de las entradas J K y CLK.
Tabla de la verdad del flip-flop JK
Observación
Las entradas del flip-flop, preset y clear son asíncronas; además se imponen en la salida Q sin importar el estado del reloj y las entradas J y K.
Las entradas del flip-flop J y K son síncronas ya que trabajan con la señal de reloj y solo se ven reflejadas en la salida cuando las entradas preset y clear están inactivas; en otras palabras cuando las entradas preset y clear están inactivas el flip-flop se comporta como un flip-flop R S síncrono.
Cuando las entradas J, K están activas (1) y el Preset, y el Clear están inactivas (1), y la señal de reloj cambia de estados, en la salidas cambia 1 a 0 y 0 a 1 de forma basculante, con la señal de reloj.
5 IMÁGENES DE LA SIMULACION CON FLIP FLOP D
El flip-flop tipo D que se utilizo en las siguientes imágenes de la simulación, se activa las entradas preset, clear con un cero; y la señal de reloj con un uno.
Figura 11
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En la figura 11 se observa que la entrada preset (S) esta activa por lo tanto la salida Q se pone en uno, sin importar el estado de las entradas D y CLK.
Figura 12
En la figura 12 se observa que la entrada clear (R) esta activa por lo tanto la salida Q se pone en cero, sin importar el estado de las entradas D y CLK.
Observación
Las entradas del flip-flop, preset y clear son asíncronas; además se imponen en la salida Q sin importar el estado del reloj y la entrada D.
La entrada del flip-flop D es síncronas ya que trabaja con la señal de reloj y solo se ve un cambio en la salida cuando las entradas preset y clear están inactivas; en otras palabras cuando las entradas preset y clear están inactivas y hay un cambio en la señal de reloj de cero a uno, el estado lógico que haya en la entrada D se ve en la salida Q.
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