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INVERSOR
El inversor CMOS es el bloque básico de diseño de circuitos
digitales. En laFigura 1 se ilustra la compuerta inversora,
donde se muestra que el inversorrealiza una operacin de ! a "
#invierte la entrada$. Cuando la entrada del
inversor es conectada a CE%O, la salida es elevada a &'' a
trav(s deldispositivo )MOS de nombre M* #+ el transistor MOS de
nombre M1 esapagado$. Cuando el terminal de entrada es conectado a
&'', la salida deldispositivo es reducida a CE%O a trav(s del
transistor MOS de nombre M1#mientras que M* es desconectado$.
Figura 1) Esquemático y Símbolo del Inversor
Características DC de la compuerta inversora
Considerando la curva de trans-erencia de la Figura * de la
compuertainversora, podemos observar que en la regin 1 de la
caracterstica detrans-erencia, el volta/e de entrada es lo
su0cientemente ba/o #tpicamentemenos que el volta/e de disparo
& 2) de M1$, entonces M1 está apagado + M*encendido
#V SG>>V THP$. ! medida que &in se
incrementa, ambos transistores M1+ M* se encienden #regin * de la
curva caracterstica$. !l seguir aumentando&in produce que
M* se apague + M1 se encienda completamente, como semuestra en la
regin 3 de la curva.
Figura 2) Esquemático y CTV del inversor
4a má5ima salida en nivel 6alto7 es identi0cado como
&O2 + la mnima salida enestado 6ba/o7 lo identi0camos con
&O4. 4os puntos ! + 8 en la curva seencuentran de0nidos por la
pendiente 91 de la curva de trans-erencia.
Márgenes de ruido:
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El margen de ruido de un circuito o compuerta digital indica que
tan bien se vaa desempeñar la entrada de los transistores #:!E$
ba/o condiciones de ruido.
NM H =V
OH −V
IH
NM L=V IL−V OL
Punto de transición:
Considerando la -uncin de trans-erencia de volta/e representada
en la Figura3, el punto C corresponde al punto de la curva en el
que los volta/es de entrada+ salida son iguales. En este punto, el
volta/e de entrada #o salida$ es llamado
punto de cambio de voltaje, V SP, + ambos MOSFEs en
el inversor se encuentranen la regin de saturacin.
V SP=√ β n β p
∗V THN +(V DD−V THP)
1+√ β n
β p
Figura !) Curva de trans"erencia de tensi#n VTC del inversor
$VS%)
Características de Transición de la compuerta inversora
El comportamiento transitorio del inversor puede ser
generalizado e5aminandolas capacidades parasitas + las resistencias
asociadas con el mismo #Figura ;$.
C ¿=3
2 (C ox1+C ox2 )=C inn+C inp
C out =C ox1+C ox2=C outn+C outp
< el tiempo de propagacin intrnseco de la
compuerta=
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t PLH =0.7∗ R p2∗C out
t PHL=0.7∗ Rn1∗C out
Figura &) Esquemático y modelo transitorio del inversor
COMPUERTS
El esquemático de las compuertas !' de * entradas se muestra en
la Figura>. Cada entrada está conectada al Gate de un )MOS
+ de un MOS.
Figura ') Esquemático y símbolos l#gicos de com(uertas *+
Características DC de la compuerta NND
)ara que la salida de la compuerta !' de la Figura
> cambie el estado anivel ba/o #CE%O lgico$, es necesario
que ambas entradas se encuentren en elestado lgico alto #?O
lgico$.
4a curva de trans-erencia de volta/e #&C o
VoltajeTrans!er"urve$ de lacompuerta !' #Figura @$
considerando que los dispositivos )MOS seencuentran dimensionados
de la misma manera, con ancAo # p + largo
$ p iguales, + que los dispositivos MOS están tambi(n
dimensionados en ancAo# n + largo $n iguales. !Aora
si ambas entradas están conectadas entre ellas, lacompuerta !' se
comportara como un Bnversor.
)ara el paralelo de los dos )MOS de la Figura >, podemos
escribir=
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Figura ,) VTC de una com(uerta *+ de ! entradas
Características de S!itc"in# de la compuerta NND
Figura -) Com(uerta *+ de entradas con una Ca(acitancia
Cload como carga
Considerando la compuerta !' de entradas de la Figura con
una carga
capacitiva en la salida C load , el tiempo de transicin de
ba/o a alto nivel
quedara=
t PLH =0.7∗ R P
N
∗(C oxp∗ N +C oxn N
+C load)
< el tiempo de propagacin de nivel alto a ba/o
quedara=
t PHL=0.7∗ Rn∗ N ∗(C oxp∗ N +C oxn N
+C load)+0.35∗ Rn∗C oxn∗ N 2
Figura .) Simulaci#n de una com(uerta *+ de ! entradas con una
ca(acitancia decarga de '/"F
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'BSEO 'E 4!S COM)?E%!S
! continuacin podemos ver la topologa de diseño de compuertas
MOSrepresentada en la Figura D. En la abla 1 vemos las
dimensiones individualesde cada transistor para las distintas
compuertas realizas para el asA. Como +ase menciono, las
dimensiones de los transistores conectados en paralelo sesuman, +
las dimensiones 4 de los transistores en serie tambi(n se
suman.
Figura 0) Esquemático de com(uertas $E *+2 y *+.)
E *+2 *+! *+& *+' *+- *+.
%34S 5 .D3u .*>u .*@u .*>u .;;u .>Gu .@Gu
6 .*>u .1G@u .*>u .33u .;1u .>Gu .@u34S 5 .;3u .*3*u
.3u .;u 1.H;*u 1.D*u *.>>u
6 .;3u .*u .1Gu .1Gu .1Gu .1Gu .1Gu
Tabla 1) +imensiones de los transistores en las Com(uertas
C!%!CE%BSBC!S 'E 4! COM)?E%!S=
%ealizando un análisis en con/unto de las compuerta, obtuvimos
las curvascaractersticas de trans-erencia de volta/e de las
compuertas #&C 9 Figura 1H$+ los tiempos de retraso de 62igA to
4oI7+ 64oI to 2igA7 ante una entrada tipoescaln #p24 + p42 9 Figura
11$. 4os datos obtenidos a partir de ellas son=
$ 12V 7 VS% 7 1-V %Tensión de cam&io'$ Tiem(o de
retraso 89ig: to 6o;< $T(96) 7 1//(S$ Tiem(o de retraso 86o; to
9ig:< $T(69) 7 ./(S
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Figura 1/) Curva de VTC de las Com(uertas
Figura 11) Curva de retardos T(96 y T(69 de las Com(uertas
Se puede concluir que las compuertas tienen una tensin de cambio
&S) mu+similar entre ellas #1.>& promedio$ a pesar
de la variacin de transistores entre
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cada una. El dimensionamiento que permiti esta apro5imacin entre
tensionestambi(n gener una rápida respuesta individual de cada una
de ellas #tiemposde transicin menor a los 1HHpS$ ante una
perturbacin de entrada de tipoescaln #con una caracterstica de
tiempos de subida9ba/ada de 1HpS$, lo quelas Aace 1H veces más
lentas que la entrada a la cual -ueron sometidas. Sin
embargo, estos tiempos de retardo son lo su0cientemente cAicos
como paraevitar que la latencia en el diseño del comparador no
supere lasespeci0caciones mnimas de velocidad.
4as tensiones de niveles altos + ba/os resultaron adecuados para
el diseño.Como se aprecio en la Figura 11, a medida que las
compuertas aumentan lacantidad de transistores MOS en serie
#aumentando de E: a !'G$ latensin de nivel ba/o va aumentando en
igual secuencia, pero permaneciendopor deba/o del nivel de tensin
má5imo reconocido como un nivel lgico ba/o oCE%O #tensiones por
deba/o de 1&$.
