Sistema-de-Interconexión-Interna-Arbitraje-y-Jerarquía-de-Buses-Terminado.pptx

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TEMA : SISTEMA DE INTERCONEXININTERNA_ARBITRAJE Y JERARQUIA DE BU

Ao de la Diversifcacin Productiva y del Fortalecimiento de la

Educacin


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1. Definicin:

Un bus es un camino de comunicacin entre dos oms dispositivos. Una caracterstica clave de un buses que se trata de un medio de transmisincompartido.

La operacin bsica del bus se denomina ciclo debus. Un ciclo permite realizar una transferenciaelemental de un dato entre dos dispositivos. En estatransferencia, la informacin se lleva de unelemento que se denomina fuente a otro que sedenomina destino.


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2. Es!"c"!# $e Ine!c%ne&in

Una computadora est constituida por un conjunto de unidades o mdulos de3 tipos elementales (!U, memoria " E#$% que se comunican entre s. Elconjunto de lneas que conectan los diversos mdulos se denomina estructurade intercone&in.


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' continuacin se resume la estructura " operaciones que realizan estos tresmdulos o componentes principales del computador.

emoria) Est constituido por * palabras de la misma

lon+itud, a cada palabra se le asi+na una nicadireccin num-rica (,/,0, *1/%.

dulo de E#$) 2a" dos tipos de operaciones (lect" escritura%, adems un mdulo de E/S puede controlms de un dispositivo externo (port o puerto; USB) "c#puerto se le asi+nar una direccin a cada uno (,/,

1/%.

!rocesador (!U%) Lee instrucciones " datos, escribedatos una vez que los a procesado, " utiliza ciertasse4ales para controlar el funcionamiento del sistema.


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'.(Ti)%s $e !#nsfe!enci#s en *# es!"c"!# $e ine!c%ne&i

Me+%!i# # )!%ces#$%!: el procesador lee una instruccin o un dato desde la memora

,!%ces#$%! # +e+%!i#: el procesador escribe un dato en la memoria.

E-S # )!%ces#$%!: el procesador lee datos de un dispositivo de E#$ a trav-s de umdulo de E#$.

,!%ces#$%! # E-S: el procesador enva datos al dispositivo de E#$.

Me+%!i# $e E-S /ice/e!s#: en estos dos casos, un mdulo de E#$ pueintercambiar datos directamente con la memoria, sin que ten+an que pasar a trav-s d

procesador, utilizando el acceso directo a memoria (56'%.


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I. INTERCONEXIN CON BUSESUn bus es un medio de transmisin compartido.


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A. Estructura del bus

Las lneas de direccin:

$e utilizan para direccionar lafuente o el destino de los datossituados en el bus de datos.

Las lneas de dats del bus:

!roporcionan el camino para transmitirdatos entre los mdulos del sistema.


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Las lneas de cntrl:

$e utilizan para controlar el acceso " el uso de las lneas de datos " dedirecciones.

7rdenes 8nformacin de temporizacin


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0UNCIONAMIENTO DE BUS En! de dats:

$i un mdulo desea enviar un dato

a otro debe acer dos cosas)/. 9btener el uso del bus.

:. ;ransferir el dato a trav-s del bus.

Restriccin de dats:

$i un mdulo desea pedir un datomdulo debe)

/. 9btener el uso del bus.

2. ;ransferir la peticin al otro mediante las lneas de control " diapropiadas. 5espu-s debe esperar ase+undo mdulo envi- el dato.


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i. Bus del siste"a #Bac$%lane&

B. 'ERAR(U)AS

El aumento del retardo de

propa+acin de las se4ales.

El incremento de demanda de acceso.


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ii. Buses lcales 'daptado a la arquitectura particular del sistema.

Este bus asla el trfico procesador1cac- del resto de transferencias del

sistema.


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iii. B"ses $e E-S % $e e&)#nsin 6educe el trfico en el bus del sistema. $on buses estndar o abiertos.


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,%!3"e es i+)%!#ne *# 4e!#!3"5# $e 6"ses7

La diferencia de velocidad.


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II. TI*OS +E BUSES

Buses dedicads "ulti%le,ads:

Un ejemplo comn de dedicados serian el bus de datos " el bus de direcciones, caduno se utiliza solo para una funcin especfica.

Esta situacin de bus de datos " de direcciones dedicados es lo ms comn, pero podrlle+ar a implementarse con un solo bus multiple&ado el tiempo.

!odramos poner como ejemplo el bus de E#$, el cual se encar+a de conectar solo lodispositivos de E#$, este bus se conecta al bus principal mediante al+n adaptador, ventaja est en que al ser dedicado solo a E#$, el rendimiento de este va a ser mejor, "que solo van a operar con -l los mdulos de E#$, " no va a aber tanta competencia pel bus.


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888. METODO DE ARBITRAJE

1.( A!6i!#4e Cen!#*i8#$%

Una parte del ard>are del sistema denominada controlador del bus se encar+a dedecidir el uso del bus en cada momento, este dispositivo puede ser un mduloseparado o puede estar incorporado al procesador.

2.( A!6i!#4e $is!i6"i$%

ada dispositivo que ace uso del bus tiene que tener incorporada la l+icanecesaria para poder interactuar con los dems dispositivos " decidir qui-n ace usodel bus. $i un master recibe una se4al de peticin mientras est accediendo al bus,

bloquea su propa+acin al rbitro asta que finalice la utilizacin del bus.


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E&aminaremos en los si+uientes apartados diferentes protocolos de arbitraje, tantocentralizados como distribuidos.

o ,!%%c%*% $e enc#$en#+ien% 9D#is c#inin;< $e $%s se=#*es

Es el protocolo centralizado ms sencillo "a que utiliza slo dos se4ales encadenadas, unade peticin del bus " otra de concesin que es propa+ada por los masters que nosolicitaron el acceso al bus.


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o ,!%%c%*% $e enc#$en#+ien% 9D#is c#inin;< $e !es se=#*es:

Utiliza una lnea ms que el protocolo anterior, la lnea de ocupacin.'dems, la lnea de peticin no es encadenada si no compartida por

todos los masters a trav-s de una entrada al rbitro con capacidad de 91cableada.


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o ,!%%c%*% $e enc#$en#+ien% 9D#is c#inin;< $e c"#!% se=#*es:

Este protocolo permite simultanear el uso del bus por un master con el proceso dearbitraje para la seleccin del master si+uiente. 5e esta forma, cuando el primermaster abandona el bus, no se pierde tiempo en el arbitraje para el si+uiente porque

"a se a eco, pasando directamente el master seleccionado a realizar sutransaccin, al tiempo que se realiza la seleccin del si+uiente master


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o ,!%%c%*% c%n c%ncesin )%! enc"es# 9)%**in;


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o ,!%%c%*% c%n se=#*es in$e)en$ienes:

Utiliza una lnea de concesin especfica para cada lnea de peticin independiente.Esta alternativa tiene la ventaja que el rbitro puede aplicar distintos al+oritmos dedecisin en caso de peticiones simultaneas (?8?9, prioridad fija, prioridad variable%.

;iene la desventaja del nmero elevado de lneas de arbitraje (una por posiblemaster%. El nmero de master queda limitado al nmero de lneas e&istentes.


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o ,!%%c%*% $is!i6"i$%: En estos protocolos la responsabilidad del arbitraje no resideen una unidad independiente sino que se distribu"e por los diferentes mastersconectados al bus.

'rbitro1i concede el bus al master i activando @i si)

i a activado su lnea de peticin de bus 6i,

La lnea de ocupacin est desactivada.

La lnea de entrada de prioridad !i1/ est activada.

$i el master i no a activado su lnea de peticin de bus 6i, el 'rbitro1i activa lalnea de salida de prioridad !i.


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8A. TEM,ORI>ACION

1. Te+)%!i8#cin S5nc!%n#:

La presencia de un evento en el bus est determinada por unreloj. El bus inclu"e una lnea de reloj a trav-s de la que setransmite una secuencia en la que se alternan intervalosre+ulares de i+ual duracin a uno " a cero. ;odos losdispositivos del bus pueden leer la lnea de reloj, " todos loseventos empiezan al principio del ciclo de reloj.


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Te+)%!i8#cin S5nc!%n#:


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:. Te+)%!i8#cin As5nc!%n#:

La presencia de un evento en el bus es consecuencia " depende de que se produzcaun evento previo.


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'. Anc"!# $e* 6"s:

La ancura del bus est relacionado con el rendimiento del sistema, cuantoms anco es el bus de datos, ma"or es el nmero de bits que se transmiten a la

vez. La ancura del bus de direcciones afecta a la capacidad del sistema cuantoms anco el bus de direcciones, ma"or es el ran+o de posiciones a las que se

puede acer referencia.

B"s $e $#%s B"s $e $i!ecci%nes B"s $e c%n!%*


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A.BUSES NORMAI>ADOS

1. B"s ,CI 9,e!i)e!#* C%+)%nen Ine!c%nnec

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