Tema 3: Diseño físico de circuitos CMOS · · 2002-11-271 Tema 3: Diseño físico de circuitos CMOS Diseño de Circuitos Integrados I José Manuel Mendías Cuadros Hortensia Mecha

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Tema 3: Tema 3: Diseño físico de circuitos CMOSDiseño físico de circuitos CMOS

Diseño de Circuitos Integrados IDiseño de Circuitos Integrados IJosé Manuel José Manuel MendíasMendías CuadrosCuadros

Hortensia Mecha LópezHortensia Mecha LópezDpto. Arquitectura de Computadores y AutomáticaDpto. Arquitectura de Computadores y Automática

Universidad Complutense de MadridUniversidad Complutense de Madrid

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Módulo I Tecnología CMOSMódulo I Tecnología CMOS

Tema 1. Tecnologías de diseño Tema 1. Tecnologías de diseño microelectrónicomicroelectrónico..Tema 2. Diseño digital CMOS.Tema 2. Diseño digital CMOS.

Tema 3. Diseño físico de circuitos CMOS.Tema 3. Diseño físico de circuitos CMOS.Tema 4. Diseño de elementos CMOS específicos.Tema 5. Cables.Tema 5. Cables.

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Tema 3. Diseño físico CMOS.Tema 3. Diseño físico CMOS.

1.1.-- Diseño físico y fabricaciónDiseño físico y fabricación2.2.-- Caracterización de los transistores MOSCaracterización de los transistores MOS3.3.-- Caracterización de los circuitos CMOS:Caracterización de los circuitos CMOS:–– El inversor CMOSEl inversor CMOS–– Circuitos Circuitos combinacionalescombinacionales CMOSCMOS–– Circuitos Circuitos secuencialessecuenciales CMOSCMOS

4.4.-- Reglas de diseñoReglas de diseño5.5.-- Metodologías de diseño físico CMOS.Metodologías de diseño físico CMOS.

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Diseño físico y fabricaciónDiseño físico y fabricación

Un dispositivo MOS se fabrica mediante la superposición sucesivaUn dispositivo MOS se fabrica mediante la superposición sucesiva en capas (en capas (layerslayers) de ) de diversos materiales sobre una superficie base de silicio. diversos materiales sobre una superficie base de silicio. Los materiales más importantes utilizados son:Los materiales más importantes utilizados son:Silicio cristalizadoSilicio cristalizado para el substratopara el substratoDopantesDopantes de tipo n y de tipo pde tipo n y de tipo p para crear difusiones sobre el sustratopara crear difusiones sobre el sustratoPolisilicioPolisilicio amorfoamorfo para crear el electrodo de la puerta (conductor)para crear el electrodo de la puerta (conductor)

n+n+

p

Oxido deaislamiento

Grueso de baja calidad

p+ stopper

Polisilicio

Oxido de puertaFino de alta calidad

DrenadorFuente

Puerta

Sustrato

Oxido de silicioOxido de silicio de de distintas calidades distintas calidades (aislante)(aislante)AluminioAluminio para el para el interconexionadointerconexionado(buen conductor)(buen conductor)

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Diseño físico y fabricaciónDiseño físico y fabricaciónUn circuito CMOS está compuesto por:Un circuito CMOS está compuesto por:–– TransistorTransistores tipo es tipo nMOSnMOS y y pMOSpMOS que requierenque requieren

22 tipostipos de sustratosde sustratos,, 2 tipos de difusiones, 2 tipos de difusiones, polisiliopolisilio y óxido fino.y óxido fino.

–– InterconexionesInterconexionesTrazabTrazablles a varios niveles (para permitir su cruce sines a varios niveles (para permitir su cruce sin conexión)conexión)OxidOxido grueso aislante entre niveles de metal.o grueso aislante entre niveles de metal.ContactosContactos ((agujeros en el óxidoagujeros en el óxido) ) para para coneconecctartar capas adyacentes.capas adyacentes.Para Para coneconecctartar capas no adyacentescapas no adyacentes,, se necesitan varios contactos.se necesitan varios contactos.

Para acumular selectivamente un cierto material sobre una ciertaPara acumular selectivamente un cierto material sobre una cierta porción porción de la oblea se utilizan máscaras.de la oblea se utilizan máscaras.

n+n+

p

Polisilicio DrenadorFuentep+p+

n

Polisilicio DrenadorFuente

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Diseño físico y fabricaciónDiseño físico y fabricaciónFasesFases de la de la creacióncreación de un layerde un layer::–– Se crea uSe crea unn layerlayer sobre la obleasobre la oblea

Para Para layerslayers de difusión, o pozo el material se añade después de la de difusión, o pozo el material se añade después de la proyección de la máscara.proyección de la máscara.PPara los restantes ara los restantes layerslayers, la , la oboblea se cubre al completo y el material extra lea se cubre al completo y el material extra sse eliminae elimina

–– Se cubre la oblea con un material fotosensibleSe cubre la oblea con un material fotosensible..–– Se proyecta la máscara sobre la oblea.Se proyecta la máscara sobre la oblea.–– La porción de material fotosensible expuesta se hace soluble y sLa porción de material fotosensible expuesta se hace soluble y se e

elimina.elimina.–– La La porciporcióón de material fotosensible que n de material fotosensible que perpermmaanneceece protege a la región protege a la región

de de layerlayer del proceso tecnológico particular usado (difusión, ataque, del proceso tecnológico particular usado (difusión, ataque, etc). etc).

–– SSe elimina todo el material fotosensible restante.e elimina todo el material fotosensible restante.

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Los procesos tecnológicos más comunes para crear un cierto Los procesos tecnológicos más comunes para crear un cierto layerlayer son:son:–– Crecimiento de capas de óxido gruesoCrecimiento de capas de óxido grueso: proceso de oxidación : proceso de oxidación

mediante oxígeno o vapor de agua a alta temperatura.mediante oxígeno o vapor de agua a alta temperatura.–– Crecimiento de capas de óxido finoCrecimiento de capas de óxido fino: similar al anterior, pero de : similar al anterior, pero de

forma controlada.forma controlada.–– DifusiónDifusión: proceso de adición de : proceso de adición de dopantesdopantes mediante vapor a altas mediante vapor a altas

temperaturastemperaturas–– ImplantaciónImplantación: proceso de introducción de : proceso de introducción de dopantesdopantes mediante un mediante un

cañón de iones.cañón de iones.–– MetalizaciónMetalización: deposición de aluminio vaporizado.: deposición de aluminio vaporizado.–– Ataque químicoAtaque químico ((etchingetching): eliminación de materiales previamente ): eliminación de materiales previamente

depositados mediante la utilización de disolventes o ácidos.depositados mediante la utilización de disolventes o ácidos.

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silicio cristalizado



óxido grueso


fotosensible


Luz ultravioleta

el material expuesto sehace soluble


Ataque químico

LitografíaLitografía

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silicio cristalizadosilicio cristalizado


iones


n+ n+

óxido fino polisilicioPasos fabricaciónPasos fabricación

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n+ n+

óxido grueso


n+ n+

aluminio


n+ n+


n+ n+

aluminio

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El objetivo del diseño físico de un circuito es la creación El objetivo del diseño físico de un circuito es la creación de su layoutde su layout–– Un Un layoutlayout es un trazado geométrico que define las máscarases un trazado geométrico que define las máscaras que se que se

usarán durante la fabricación de cada uno de los usarán durante la fabricación de cada uno de los layerslayers del circuito.del circuito.Debe respetar ciertas reglas de diseño que aseguran la Debe respetar ciertas reglas de diseño que aseguran la fiabfiabiilidadlidad de los de los circuitos.circuitos.

–– Durante la fabricación puedenDurante la fabricación pueden creacrearrse se layerslayers que no aque no apaparecen recen explícitamente en el explícitamente en el llayoutayout..

Algunas se Algunas se deriderivvaann de la composición de de la composición de layerslayers ((ccuandouando rregionesegiones de de popollisilicioisiliciose superponen con rese superponen con reggiones de difusióniones de difusión))..OOtros son etros son esspecíficospecíficos de una cierta tecnología.de una cierta tecnología.

–– La creación de las máscaras reales a partir del La creación de las máscaras reales a partir del llayouayoutt se se ddenominaenomina“tape“tapeooutut”.”.

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13

Sección de un transistor

Diseño físico y fabricaciónDiseño físico y fabricación integradointegrado

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Sección de una interconexión

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Oblea fabricada

Vista al microscropio electrónicode una porción de circuito integrado

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1.1.-- Diseño físico y fabricaciónDiseño físico y fabricación

2.2.-- Caracterización de los transistores MOSCaracterización de los transistores MOS3.3.-- Caracterización de los circuitos CMOS:Caracterización de los circuitos CMOS:–– El inversor CMOSEl inversor CMOS–– Circuitos Circuitos combinacionalescombinacionales CMOSCMOS–– Circuitos Circuitos secuencialessecuenciales CMOSCMOS


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Caracterización de los transistores MOSCaracterización de los transistores MOS

D y S estD y S estáán conectados a travn conectados a travéés de sustrato mediante de 2 s de sustrato mediante de 2 diodos invertidosdiodos invertidos–– Existe una alta resistencia entre S y D, por lo que no circula Existe una alta resistencia entre S y D, por lo que no circula

corriente.corriente.

VGS = 0, VDS ≥ 0

n+n+

p

B

GS D

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n+n+

p

B

GS DVGS

+

-


VGS > 0, VDS = 0

VGS < VT: bajo el VGS < VT: bajo el óóxido se forma una xido se forma una regiregióón de n de deplexideplexióónn (agotada de (agotada de portadores).portadores).VGS > VT: bajo el VGS > VT: bajo el óóxido se forma una xido se forma una regiregióón de inversin de inversióónn tipo n que tipo n que proporciona un camino de conducciproporciona un camino de conduccióón n entre S y D.entre S y D.

Cuando VGS aumenta la Cuando VGS aumenta la concentraciconcentracióón de electrones en el n de electrones en el canal aumenta, modulandocanal aumenta, modulando su su conductividad.conductividad.

G y B son los dos platos de un condensador que utiliza al G y B son los dos platos de un condensador que utiliza al óóxido como dielxido como dielééctricoctrico–– Un voltaje positivo en G provoca acumulaciUn voltaje positivo en G provoca acumulacióón de carga a n de carga a

ambos lados del ambos lados del óóxido, positiva en la puerta y negativa xido, positiva en la puerta y negativa bajo el bajo el óóxidoxido..

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Cuando VCuando VDSDS = 0 = 0 ⇒⇒ VVGSGS = V= VGDGD, , –– luego Vluego VGSGS > V> VTT implica que Vimplica que VGDGD > V> VTT: el canal es uniforme: el canal es uniforme

Sin embargo, cuando VSin embargo, cuando VDSDS ≠≠ 0 0 ⇒⇒ VVGSGS ≠≠ VVGDGD

VGS > VT, VDS > 0

n+

p

B

GS DVGS

+

-

ID

n+

0 V VGS-VDS

V(x) +-

ExistirExistiráá canal siempre y canal siempre y cuando VGD > VT, es cuando VGD > VT, es decir VGS decir VGS -- VDS > VTVDS > VT

luego VGS > VT no luego VGS > VT no implica que VGD > VTimplica que VGD > VT

el canal se deforma en las el canal se deforma en las proximidades del Dproximidades del D

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Caracterización de los transistores Caracterización de los transistores MOSMOS

Zona linealZona lineal–– La conducciLa conduccióón se realiza por el canal n se realiza por el canal –– la intensidad depende de Vla intensidad depende de VGSGS (conductividad del canal) y de (conductividad del canal) y de

VVDSDS (ley de (ley de OhmOhm).).

VGS > VT, VDS < VGS - VT

n+

p

B

GS DVGS

+

-

ID

n+

0 V VGS-VDS>VT

V(x) +-

))((2

2DS

DSTnGSnDVVVVI −−= β

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Zona saturada Zona saturada –– La conducciLa conduccióón se realiza atravesando la regin se realiza atravesando la regióón de n de deplexideplexióónn–– La intensidad depende sLa intensidad depende sóólo de Vlo de VGSGS

VGS > VT, VDS > VGS - VT

GS D

n+

p

B

VGS

+

-

ID

n+

0 V VGS-VT

V(x) +- 2

2)( TnGSnD

VVI −= β

22


TnGS VV ≤

TnGSDS VVV −>

TnGSDS VVV −<

Zona de corte

Zona lineal

Zona de saturación

0=DI

2

2)( TnGSnD

VVI −= β

))((2

2DS

DSTnGSnDVVVVI −−= β

LW

tLWC

LWk

oxox

noxnnnεµµβ === '

W : anchura del canalL : longitud del canal

dependen del diseño

el transitor nMOS

βn: factor de gananciakn’: transconductancia del proceso

L

W

dependen del procesoµn: movilidad de los electronesεox: cte. dieléctrica del aislantetox: grosor del aislanteVTn: tensión umbral

23


Características I-V de un transistor nMOS(W = 100µm, L = 20µm en tecnología CMOS 1.2 µm)

0.0 1.0 2.0 3.0VGS(V)

0.010

0.020

I D

VT

VDS = 5V

cond

ucci

ónsu

bum

bral

0.0 1.0 2.0 3.0 4.0 5.0VDS(V)

1

2

I D(m

A)lineal saturación

VGS= 5V

VGS= 3V

VGS= 4V

VGS= 2VVGS= 1V

VDS= VGS-VT

depe

nden

cia

cuad

rátic

a

corte

corte saturación

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el transitor pMOS

TpGS VV ≥

TpGSDS VVV −<

TpGSDS VVV −>

Zona de corte

Zona lineal

Zona de saturación

0=DI

))((2

2DS

DSTpGSpDVVVVI −−−= β

2

2)( TpGSpD

VVI

−−= β

LW

tLWC

LWk

ox

oxpoxpppεµµβ === '

βp : factor de gananciakp’: transconductancia del proceso

W : anchura del canalL : longitud del canalµp : movilidad de los huecosεox : cte. dieléctrica del aislantetox : grosor del aislanteVTp : tensión umbral

dependen del diseño

dependen del procesoL

W

25


Características I-V de un transistor pMOS(W = 100µm, L = 20µm en tecnología CMOS 1.2 µm)

-5.0 -4.0 -3.0 -2.0 -1.0 0.0VDS (V)

I D(m

A) -0.5

-1

linealsaturación

VGS= -5V

VGS= -3V

VGS= -4V

VGS= -2V

VGS= -1V

V DS= VGS-VT

corte

0.0 1.0 2.0 3.0 4.0 5.0VDS (V)

1

2

ID

(mA )

VGS= 5V

VGS= 5V

nMOS

pMOS

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Cuando las dimensiones del transistor alcanzan valores inferioreCuando las dimensiones del transistor alcanzan valores inferiores a la micra, la s a la micra, la longitud del canal se hace comparable a otros parámetros del dislongitud del canal se hace comparable a otros parámetros del dispositivo (positivo (ej.ej. la la profundidad del canal) y es necesario corregir el modelo analítiprofundidad del canal) y es necesario corregir el modelo analítico.co.

Conducción Conducción subumbralsubumbral: cuando V: cuando VGSGS < V< VTT, I, IDD es pequeña pero no cero.es pequeña pero no cero.–– El dispositivo no es un interruptor perfecto.El dispositivo no es un interruptor perfecto.

Efecto sustratoEfecto sustrato: V: VTT aumenta conforme aumenta Vaumenta conforme aumenta VSBSB

–– VVTT no depende únicamente de aspectos tecnológicos.no depende únicamente de aspectos tecnológicos.Longitud de canal efectivaLongitud de canal efectiva: siempre existe una cierta superposición entre la : siempre existe una cierta superposición entre la

puerta y las difusiones por lo que la longitud de canal efectivapuerta y las difusiones por lo que la longitud de canal efectiva LLeffeff es menor que es menor que la trazada, cuando el canal es muy corto no puede ignorarse estala trazada, cuando el canal es muy corto no puede ignorarse esta variaciónvariación

Modulación de la longitud del canalModulación de la longitud del canal: la longitud efectiva del canal disminuye : la longitud efectiva del canal disminuye conforme Vconforme VDSDS aumenta (ya que la región de aumenta (ya que la región de deplexióndeplexión junto al junto al drenadordrenador crece), crece), cuando el canal es muy corto no puede ignorarse, cuando el canal es muy corto no puede ignorarse,

–– IIDD aumenta conforme Vaumenta conforme VDSDS (incluso en saturación).(incluso en saturación).

[ ]SSBS VVVT TO φφγ −+= +

Correcciones del modelo (efectos submicrónicos o de 2o orden)

( ) )1(2

2 DSTGSDS VVVL

WKpI λ+−=

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Degradación de la movilidad de portadoresDegradación de la movilidad de portadores: el campo eléctrico que provoca : el campo eléctrico que provoca el movimiento de portadores tiene una componente vertical que a el movimiento de portadores tiene una componente vertical que a longitudes longitudes de canal pequeñas no puede ser ignoradode canal pequeñas no puede ser ignorado–– µµ disminuye y por tanto Idisminuye y por tanto IDD también disminuye.también disminuye.

Saturación de la velocidad de portadoresSaturación de la velocidad de portadores: la velocidad de los portadores es : la velocidad de los portadores es directamente proporcional (según el factor de movilidad) al campdirectamente proporcional (según el factor de movilidad) al campo eléctrico o eléctrico ((E=E= VVDSDS/L), sin embargo esta velocidad no puede superar un límite aún c/L), sin embargo esta velocidad no puede superar un límite aún cuando uando el campo sea muy alto (canal muy corto):el campo sea muy alto (canal muy corto):–– El transistor puede saturarse antes de que VEl transistor puede saturarse antes de que VDSDS sea igual a Vsea igual a VGSGS--VVTT

–– En saturación IEn saturación IDD depende linealmente de Vdepende linealmente de VGSGS--VVTT e independiente de L.e independiente de L.Efecto tEfecto túúnelnel: cuando la capa de : cuando la capa de óóxido es muy fina, los electrones pueden xido es muy fina, los electrones pueden atravesarla atravesarla –– puede existir una intensidad Ipuede existir una intensidad IGG no despreciableno despreciable


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ElectrElectróón calienten caliente: conforme L disminuye, el campo el: conforme L disminuye, el campo elééctrico en el ctrico en el drenadordrenadorsaturado aumenta (a voltaje fijo) aumentando la energsaturado aumenta (a voltaje fijo) aumentando la energíía de los electronesa de los electrones–– Al chocar con el Al chocar con el drenadordrenador, pueden desalojar huecos y , pueden desalojar huecos y prococarprococar una Iuna ISS no no

despreciabledespreciable–– Al chocar con el Al chocar con el óóxido de puerta, queden atrapados y cambien xido de puerta, queden atrapados y cambien

permanentemente Vpermanentemente VTT

LatchupLatchup: intr: intríínsecamente un transistor MOS contiene varios transistores nsecamente un transistor MOS contiene varios transistores bipolares que pueden provocar un cortocircuito entre Vbipolares que pueden provocar un cortocircuito entre VDDDD y Vy VSSSS

–– Provocando errores en el dispositivo o su degradaciProvocando errores en el dispositivo o su degradacióón.n.


29


Características I-V de un transistor nMOS(W = 4.6µm, L = 1.2µm en tecnología CMOS 1.2 µm)

VDS(V)

I D(m

A )

0.0 1.0 2.0 3.0 4.0 5.0

0.5

1.0

1.5

VGS= 5V

VGS= 3V

VGS= 4V

VGS= 2VVGS= 1V

depe

nden

cia

linea

l

lineal saturación

0.0 1.0 2.0 3.0VGS(V)

0

0.5

I D(m

A )

VDS = 5V

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Capacidad de solapamientoCapacidad de solapamiento: debida al solapamiento de la : debida al solapamiento de la puerta con la fuente y con el puerta con la fuente y con el drenadordrenador..–– Es lineal y depende de la difusión lateral (tecnológico) y de laEs lineal y depende de la difusión lateral (tecnológico) y de la anchura anchura

del canal.del canal.

Elementos parásitos

WxCCC doxGDoGSo ==

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–– Capacidades de uniónCapacidades de unión: debidos a los diodos inversamente : debidos a los diodos inversamente polarizados existentes entre fuentepolarizados existentes entre fuente--sustrato y sustrato y drenadordrenador--sustrato, tienen sustrato, tienen un valor variable.un valor variable.

–– Típicamente se ignora su dependencia del voltaje.Típicamente se ignora su dependencia del voltaje.–– No son lineales y dependen de la superficie y del perímetro de lNo son lineales y dependen de la superficie y del perímetro de las as

difusiones.difusiones.


)(' sjjpsjadiff LWxCWLCC 2++=

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Capacidad de puertaCapacidad de puerta: debido a la capacidad del canal, y determina la cantidad de : debido a la capacidad del canal, y determina la cantidad de carga necesaria para conmutar el dispositivo. Se descompone en tcarga necesaria para conmutar el dispositivo. Se descompone en tres porciones:res porciones:

–– CCGB GB (entre puerta y sustrato), C(entre puerta y sustrato), CGSGS (puerta y fuente), C(puerta y fuente), CGDGD (puerta y (puerta y drenadordrenador).).–– No son lineales y son función de la región de trabajo y de la suNo son lineales y son función de la región de trabajo y de la superficie del perficie del

canal.canal.


33


Resistencias de puerta, Resistencias de puerta, drenadordrenador y fuentey fuente: debidas a las : debidas a las resistencias de los materiales con que se diseñan y a las resistencias de los materiales con que se diseñan y a las resistencias de los contactos.resistencias de los contactos.

csD RR

WLR +=

W

LD

Drain

Draincontact

Polysilicon gate

34


G

DS

B

CGS CGD CGBRDRS

RG

CSB CDB

elementos parásitos de un transistor nMOS

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La complejidad del comportamiento de los transistores MOS La complejidad del comportamiento de los transistores MOS submicrónicossubmicrónicos y los muchos efectos parásitos que presentan obligan a y los muchos efectos parásitos que presentan obligan a disponer de diversos modelos con diferente margen de error y comdisponer de diversos modelos con diferente margen de error y complejidad plejidad computacional (para simulaciones)computacional (para simulaciones)En En SPICESPICE el modelo se especifica mediante el parámetro LEVEL.el modelo se especifica mediante el parámetro LEVEL.–– LEVEL 1LEVEL 1: modelo analítico que implementa el modelo : modelo analítico que implementa el modelo

monodimensionalmonodimensional de canal ancho de de canal ancho de ShichmanShichman--HodgesHodges. No tiene en . No tiene en cuenta los efectos cuenta los efectos submicrónicossubmicrónicos..

–– LEVEL 2LEVEL 2: modelo analítico basado en la geometría del dispositivo. : modelo analítico basado en la geometría del dispositivo. No tiene en cuenta los efectos en tres dimensiones que aparecen No tiene en cuenta los efectos en tres dimensiones que aparecen en en MOS MOS submicrónicosubmicrónico..

modelos SPICE

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–– LEVEL 3LEVEL 3: modelo : modelo semisemi--empírico que para determinar sus parámetros empírico que para determinar sus parámetros característicos requiere la extracción de medidas reales.característicos requiere la extracción de medidas reales.

–– BSIMBSIM (LEVEL4), (LEVEL4), EKVEKV (LEVEL 5), (LEVEL 5), BSIM3BSIM3, , MM9MM9: modelos mixtos : modelos mixtos más detallados.más detallados.

parámetros para la descripción de aspectos geométricos(SPICE LEVEL=1, 2 ó 3)

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oxox

n tKp εµ=

AsiNqox

tox εε

γ 2=

parámetros para la descripción de características del proceso (SPICE LEVEL=1, 2 ó 3)

[ ]SSBS VVVT TO φφγ −+= +

( ) )1(2

2 DSTGSDS VVVL

WKpI λ+−=

NiN

qkTB Aln=φ

38


parámetros para la descripción de elementos parásitos(SPICE LEVEL=1, 2 ó 3)

39


La resistencia de una lámina es:La resistencia de una lámina es:

–– para un cierto material la resistividad, para un cierto material la resistividad, ρρ, es constante., es constante.

–– para un cierto proceso tecnológico el grosor, t, de una cierta cpara un cierto proceso tecnológico el grosor, t, de una cierta capa es apa es ctecte..

Por ello esta expresión se Por ello esta expresión se reescribereescribe como: como:

–– donde es la resistencia de un cuadrado de materialdonde es la resistencia de un cuadrado de material, , con unidades con unidades de de ΩΩ// ..

–– permitiendo el cálculo de la resistencia en función de la relacipermitiendo el cálculo de la resistencia en función de la relación L/W.ón L/W.

ABAB IWL

tV

WL

tR ρρ

=⇒=

sRWLR =

tRs

ρ=

Resistencia

B

A

t

W

L

IAB

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Aunque el comportamiento de un transistor es noAunque el comportamiento de un transistor es no--lineal a veces es útil lineal a veces es útil aproximarlo en términos de la “resistencia del canal”: aproximarlo en términos de la “resistencia del canal”:

–– Constante que depende del tipo de transistorConstante que depende del tipo de transistor

)2

)((2DS

DSTGSDSVVVVI −−= β

−

≈=)('

1TGS

on VVkctecte

WLR

Polisilicio: 4 Ω/ Contacto: 2 Ω/Difusión: 6 Ω/ Via 1: 2 Ω/Metal 1: 0.25 Ω/ Via 2,3 : 3 Ω/Metal 2,3,4: 0.06 Ω/ Via 4: 2 Ω/Metal 5,6: 0.04 Ω/ Via 5: 1 Ω/

CMOS 0.25µm

( ) )1(2

2 DSTGSDS VVVI λβ+−=

lineallineal

saturaciónsaturación

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La capacidad de una lámina depende del área del aislante:La capacidad de una lámina depende del área del aislante:–– para un cierto material la permeabilidad, para un cierto material la permeabilidad, εεinsins, es constante., es constante.

–– para un cierto proceso tecnológico el grosor, para un cierto proceso tecnológico el grosor, tt, de una cierta capa es , de una cierta capa es constante.constante.

capacidad

LWt

C insεε0=

W

Lt

A

B

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Por ello esta expresión se Por ello esta expresión se reescribereescribe como: como:

–– donde es la capacidad de un cuadrado de 2donde es la capacidad de un cuadrado de 2λλ, , con unidades con unidades de F/de F/ ..

–– permitiendo el cálculo de la capacidad en función de la relaciónpermitiendo el cálculo de la capacidad en función de la relación L/W.L/W.

Aunque las capacidades parásitas de un transistor son múltiples Aunque las capacidades parásitas de un transistor son múltiples y no y no lineales la más importante es la “capacidad de puerta” que suelelineales la más importante es la “capacidad de puerta” que suele

aproximarse por su valor en el peor caso:aproximarse por su valor en el peor caso: LWCC oxG =

W

Lt

gCLWC4

=

tC ins

gεε0=

Poli (ox. fino) /sustrato: 4.6 fF/µ2 = 0.3 fF/Poli (ox grueso) /sustrato: 0.080 fF/µ2

Metal 1 / sustrato: 0.028 fF/µ2



CMOS 0.25µm (capacidades de superficie)A

B

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Caracterización de los transistores MOSCaracterización de los transistores MOSEl modelo El modelo capacitivocapacitivo de una lámina calculado según su superficie solamente es de una lámina calculado según su superficie solamente es válido cuando el grosor de la lámina es despreciable, pero a escválido cuando el grosor de la lámina es despreciable, pero a escala ala submicrónicasubmicrónica::

–– no existen láminas, sólo bloques rodeados de aislante.no existen láminas, sólo bloques rodeados de aislante.–– debe tenerse en cuenta debe tenerse en cuenta

capacidades de borde (dependen del perímetro)capacidades de borde (dependen del perímetro)capacidades verticales entre capacidades verticales entre layerslayers adyacentes (dependen del área de adyacentes (dependen del área de superposición)superposición)capacidades laterales entre bloques adyacentes del mismo capacidades laterales entre bloques adyacentes del mismo layerlayer. . (dependen de la longitud del trazado paralelo).(dependen de la longitud del trazado paralelo).

Metal 1 / polisilicio: 0.060 fF/µm2

Metal 2 / metal 1: 0.038 fF/µm2

Metal 3 / metal 2: 0.050 fF/µm2

CMOS 0.25µm (crosstalk vertical)

Metal 1 (W,d=0.5µm): 0.010 fF/µm2

CMOS 0.25µm (crosstalk lateral)

Metal 1: 0.042 fF/µm Metal 2: 0.036 fF/µmMetal 3: 0.033 fF/µm

CMOS 0.25µm (capacidades de borde)

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El retardo de conmutación de un dispositivo es El retardo de conmutación de un dispositivo es

Esta expresión puede Esta expresión puede reescribirsereescribirse como:como:

–– donde es el retardo de conmutación de un cuadradonde es el retardo de conmutación de un cuadrado de 2do de 2λλ, , con con

unidades de s/unidades de s/ ..

RC∝τ

ugsWS

WLCWSR

WL ττ

4)

4)(( ⋅=∝

gsu CR=τ

retardo de conmutación

t

V

)( RCt

AB eVV−

−= 1

0.9VA (90%)

RC⋅−= )1.0ln(τ

AV

W

L

t S

B

A

ABR

C

45


Es imposible analizar el comportamiento temporal de un diseño coEs imposible analizar el comportamiento temporal de un diseño con miles de transistores n miles de transistores analizando individualmente cada uno de ellos.analizando individualmente cada uno de ellos.Un módulo se caracteriza por:Un módulo se caracteriza por:–– Función lógica.Función lógica.–– AreaArea–– Tiempos de propagación internos independientes de la carga.Tiempos de propagación internos independientes de la carga.–– Capacidad de las entradas, Ci, y capacidad de las salidas, Capacidad de las entradas, Ci, y capacidad de las salidas, CoCo–– Resistencia de las entradas, Resistencia de las entradas, RiRi, y resistencia de las salidas, , y resistencia de las salidas, RoRo

en CMOS las entradas tienen una resistencia de entrada muy altaen CMOS las entradas tienen una resistencia de entrada muy alta–– Los correspondientes productos RC permiten el cálculo de los tieLos correspondientes productos RC permiten el cálculo de los tiempos propagación mpos propagación

función de la carga.función de la carga.

Ci

Ci

Ci

Citp C

CCo

Co

Ro

RoR

46


Resistencia de las salidas, Resistencia de las salidas, RoRo–– Se debe fundamentalmente al transistorSe debe fundamentalmente al transistor–– Según la Ley de Según la Ley de OhmOhm R=V/IR=V/I–– La mayor parte del tiempo en conmutación el transistor está en La mayor parte del tiempo en conmutación el transistor está en

saturación Isaturación I≅≅IIDSSDSS

–– Puede ser diferente para la red de Puede ser diferente para la red de pullpull--up que para la de up que para la de pullpull--downdown y para distintas configuraciones de entrada. Hay que y para distintas configuraciones de entrada. Hay que calcular una mcalcular una mááxima y una mxima y una míínimanima

–– Para calcular el retardo para una cierta carga CPara calcular el retardo para una cierta carga CLL usaremos la usaremos la ffóórmula:rmula:

DSS

DD

IVRon ∝

2

2i

i

Lp

CRontp

CRontpit

∝

+∝

47


1.1.-- Diseño físico y fabricaciónDiseño físico y fabricación2.2.-- Caracterización de los transistores MOSCaracterización de los transistores MOS

3.3.-- Caracterización de los circuitos CMOS:Caracterización de los circuitos CMOS:–– El inversor CMOSEl inversor CMOS–– Circuitos Circuitos combinacionalescombinacionales CMOSCMOS–– Circuitos Circuitos secuencialessecuenciales CMOSCMOS


48

3.3 Caracterización de los circuitos 3.3 Caracterización de los circuitos CMOSCMOS

Una puerta digital opera sobre variables Una puerta digital opera sobre variables booleanasbooleanas discretas que son discretas que son abstracciones de medidas eléctricas continuas.abstracciones de medidas eléctricas continuas.La funcionalidad eléctrica se caracteriza por la función de tranLa funcionalidad eléctrica se caracteriza por la función de transferencia de sferencia de voltaje (VTC) (voltaje de la salida en función del voltaje de envoltaje (VTC) (voltaje de la salida en función del voltaje de entrada).trada).

Función de transferencia del inversor CMOS

VIH

VIL

región de Indefinición

"1"

"0"

VOH

VOL

salida entrada

Margen de ruido a alta

Margen de ruido a baja

Vin

VOH

VOL

VM

VOHVOL

V out =V in

voltaje umbral de conmutación

Vout

VIL VIH

(pendiente = -1)

VDD

0

VDD/2

VDD

VTO ideal

VTO real

49


IDSn

VDSnVDSp

IDSp

Vin Vout

GpSp

Sn

Dn

DP

Gn

Vout

Vin

nMOS linpMOS off

nMOS satpMOS sat

nMOS offpMOS lin

nMOS satpMOS lin

nMOS linpMOS sat

Vout = Vin

Vin = Vtn Vin = Vtp+VDD

VDD

VDD00

50


VVOHOH vale Vvale VDDDD y Vy VOLOL vale 0vale 0VVMM se encuentra en Vse encuentra en VDDDD/2 siempre y cuando el factor /2 siempre y cuando el factor de ganancia de ambos transistores sea el mismode ganancia de ambos transistores sea el mismo

–– para CMOS 0.25 para CMOS 0.25 µµm, km, kpp’’ = 120, k= 120, knn’’ = 300 luego = 300 luego si elegimos L msi elegimos L míínima (fijada por la tecnolognima (fijada por la tecnologíía), a), WWpp debe medir entre el doble y el triple que Wdebe medir entre el doble y el triple que Wnn

–– kkpp’’ es diferente a kes diferente a knn’’ ya que lo es la movilidad de ya que lo es la movilidad de los portadores en ambos transistoreslos portadores en ambos transistores

–– no obstante como Vno obstante como VMM es relativamente insensible es relativamente insensible a las pequeñas variaciones de a las pequeñas variaciones de ββpp//ββnn se suele se suele redondear a la baja Wredondear a la baja Wpp = 2 W= 2 Wnn

El cambio de El cambio de ββpp//ββnn provoca VTO asimétricas y provoca VTO asimétricas y alteraciones en Valteraciones en VIHIH y Vy VILIL

npn

ppp

nnpn L

Wkk

LW

LWk

LWk

=

⇒

=

⇒β=β

''''

βp/βn = 1

βp/βn > 1

βp/βn < 1

la asimetría puede ser útil para filtrar la asimetría puede ser útil para filtrar señales con ruido en alguno de los señales con ruido en alguno de los niveles lógicosniveles lógicos

51


tiempos de propagación

Vin Vout

CL

Vin = Vss Vin = Vdd

Vout

CL

Vout

CL

Ron

Ron

tpHL tpLH

t

t

Vin

Vout

50%

50%

tr10%

90%

tf

2pHLpLH

ptt

t+

=

52


El tiempo de propagación dependerá de la cantidad de corriente qEl tiempo de propagación dependerá de la cantidad de corriente que los ue los transistores del inversor sean capaces de suministrar (impedancitransistores del inversor sean capaces de suministrar (impedancia/conductancia).a/conductancia).

–– La impedancia (conductancia) de un transistor esLa impedancia (conductancia) de un transistor esdirectamente (inversamente) proporcional a la longitud del canaldirectamente (inversamente) proporcional a la longitud del canal LLinversamente (directamente) proporcional a la anchura del canal inversamente (directamente) proporcional a la anchura del canal WWtípicamente, sus dimensiones se especifican mediante la relacióntípicamente, sus dimensiones se especifican mediante la relación de escala de escala L:W y se elige L al valor mínimo fijado por la tecnología.L:W y se elige L al valor mínimo fijado por la tecnología.

El El tiempo de propagación a bajatiempo de propagación a baja de un inversor CMOS depende de la de un inversor CMOS depende de la impedancia del transistor impedancia del transistor nMOSnMOS de de pulldownpulldown::

El El tiempo de propagación a altatiempo de propagación a alta de un inversor CMOS depende de la impedancia de un inversor CMOS depende de la impedancia del transistor del transistor pMOSpMOS de de pulluppullup::

'n

L

nn

LpHL k

CWLCt

=∝

β

'p

L

pp

LpLH k

CWLCt

=∝

β

53


Para que un inversor CMOS tenga tiempos de propagación Para que un inversor CMOS tenga tiempos de propagación simétricos los factores de ganancia de ambos transistores simétricos los factores de ganancia de ambos transistores deben ser iguales.deben ser iguales.El El tiempo de propagacióntiempo de propagación es:es:

Cuando la señal de entrada no cambia abruptamente, el Cuando la señal de entrada no cambia abruptamente, el retardo del inversor aumenta conforme el tiempo de retardo del inversor aumenta conforme el tiempo de subida/bajada de la señal de entrada aumenta.subida/bajada de la señal de entrada aumenta.

)11(22 np

LpHLpLHp

Cttt

ββ+∝

+=

54


El retardo de propagación de un inversor CMOS es El retardo de propagación de un inversor CMOS es proporcional al tiempo de carga o descarga del condensador proporcional al tiempo de carga o descarga del condensador de carga a través del de carga a través del transisortransisor de de pulluppullup o de o de pulldownpulldown..

Cálculo de capacidades

VDD VDD

Vin Vout

M 1

M2

M 3

M 4Cdb2

Cdb1

Cgd12

Cw

Cg4

Cg3

Vout 2

Fanout

VoutVinCL

••CGD1, CGD2CGD1, CGD2: capacidades de : capacidades de solapamiento (proporcional a la solapamiento (proporcional a la anchura del canal)anchura del canal)••CDB1, CDB2CDB1, CDB2: capacidades de : capacidades de unión (unión (proporcinalesproporcinales al área y al área y perímetro de las difusiones)perímetro de las difusiones)••CWCW: capacidades de : capacidades de interconexión (interconexión (proporcinonalproporcinonal área área y perímetro de la interconexión)y perímetro de la interconexión)••CG3, CG4CG3, CG4: capacidades de : capacidades de puerta (proporcional al área del puerta (proporcional al área del canal)canal)

55


Mide la cantidad de energía que consume y el calor que disipa unMide la cantidad de energía que consume y el calor que disipa uncircuito por operación:circuito por operación:–– el consumo determina el número máximo de transistores por el consumo determina el número máximo de transistores por

chip, el empaquetamiento, los requisitos de refrigeración, la chip, el empaquetamiento, los requisitos de refrigeración, la capacidad de la fuente de alimentación, el tamaño de las líneas capacidad de la fuente de alimentación, el tamaño de las líneas de alimentación, etc.de alimentación, etc.

Consumo estáticoConsumo estático: ocurre con el dispositivo en régimen : ocurre con el dispositivo en régimen permanente, es decir, conectado pero en reposopermanente, es decir, conectado pero en reposo–– teóricamente para circuitos CMOS debiera ser 0, pero en la teóricamente para circuitos CMOS debiera ser 0, pero en la

práctica es muy pequeño debido a la existencia de pequeñas práctica es muy pequeño debido a la existencia de pequeñas corrientes de fugacorrientes de fuga

a través de los diodos inversamente polarizados parásitos a través de los diodos inversamente polarizados parásitos que existen con el sustratoque existen con el sustratoa través del transistor por conducción a través del transistor por conducción subumbralsubumbral

Consumo

56


Consumo dinámicoConsumo dinámico: ocurre con el dispositivo en régimen transitorio, : ocurre con el dispositivo en régimen transitorio, por lo que depende de la frecuencia de conmutación. Se debe a:por lo que depende de la frecuencia de conmutación. Se debe a:–– intensidad de carga y descarga del condensador de carga.intensidad de carga y descarga del condensador de carga.–– intensidad a través del camino directo (momentáneo) entre intensidad a través del camino directo (momentáneo) entre

alimentación y tierra.alimentación y tierra.los transistores no son conmutadores perfectos.los transistores no son conmutadores perfectos.las señales no cambian instantáneamente.las señales no cambian instantáneamente.

fIV2ttfVCVIPPPP picoDDfr2DDLDDfugadirdinest

+++=++=

57


RegeneraciónRegeneración: toda señal distorsionada dentro de los márgenes de : toda señal distorsionada dentro de los márgenes de ruido converge gradualmente a los niveles de voltaje nominales truido converge gradualmente a los niveles de voltaje nominales tras ras atravesar un cierto número de etapas lógicas.atravesar un cierto número de etapas lógicas.

UnidireccionalidadUnidireccionalidad: los cambios en la salida del inversor no afectan a : los cambios en la salida del inversor no afectan a la entrada la entrada –– la puerta de un transistor MOS es prácticamente un aislante la puerta de un transistor MOS es prácticamente un aislante

perfecto que no permite la circulación de intensidad entre la perfecto que no permite la circulación de intensidad entre la entrada y la salida.entrada y la salida.

–– aunque puede existir un cierto acoplamiento entre las señales.aunque puede existir un cierto acoplamiento entre las señales.

Otras propiedades

58


FanFan--outout: teóricamente un inversor CMOS tiene un : teóricamente un inversor CMOS tiene un fanoutfanout infinito.infinito.–– al tener un resistencia de entrada muy alta, la intensidad suminal tener un resistencia de entrada muy alta, la intensidad suministrada istrada

por el inversor no se distribuye hacia la salida por el inversor no se distribuye hacia la salida –– sin embargo el elevado sin embargo el elevado fanoutfanout degrada el retado al aumentar la degrada el retado al aumentar la

capacidad de carga. capacidad de carga.

AreaArea: depende del área de las difusiones y del área del : depende del área de las difusiones y del área del interconexionadointerconexionado–– conviene que sea pequeña ya que :conviene que sea pequeña ya que :

Circuitos baratos, mayor densidad de integración.Circuitos baratos, mayor densidad de integración.Circuitos rápidos, la capacidad de puerta disminuye con el Circuitos rápidos, la capacidad de puerta disminuye con el tamaño.tamaño.

59



3.3.-- Caracterización de los circuitos CMOS:Caracterización de los circuitos CMOS:–– El inversor CMOSEl inversor CMOS

–– Circuitos Circuitos combinacionalescombinacionales CMOSCMOS–– Circuitos Circuitos secuencialessecuenciales CMOSCMOS


60


El tiempo de propagación de un bloque de lógica El tiempo de propagación de un bloque de lógica combinacional genérico depende de la combinación de combinacional genérico depende de la combinación de valores de entrada y de la transición que realice la salida.valores de entrada y de la transición que realice la salida.–– por ello, se suelen estudiar el mejor y el peor caso, dando lugapor ello, se suelen estudiar el mejor y el peor caso, dando lugar a las r a las

nociones de nociones de tiempo de propagacióntiempo de propagación mínimo mínimo (o de (o de contaminacióncontaminación) y) ymáximomáximo..

Estos tiempos suelen aproximarse por los de un “inversor Estos tiempos suelen aproximarse por los de un “inversor equivalente”.equivalente”.

61


n1

n2

p2 p1 Sea una puerta NAND de 2 entradas diseñada con transistores con igual factor de ganancia.

para que la salida realice una transición de 0 a 1 el árbol de pullup debe conducir, encontramos 2 casos:

sólo uno de los transistores conduce (peor caso)

ambos transistores conducen (mejor caso)

para que la salida realice una transición de 1 a 0, el árbol de pulldown debe conducir, es decir, todos los transistores nMOS en serie deben conducir

2111

21

n

nn

neffβ

ββ

β =+

=

ppipeff βββ ==

n

L

neff

LpHL

CCtββ

2=∝

p

L

peff

LpLH

CCtββ

=∝

ppppeff ββββ 211 =+=p

L

peff

LpLH

CCtββ 2

=∝

62


Para aproximar el tiempo de transición 0 a 1 se tiene en cuenta Para aproximar el tiempo de transición 0 a 1 se tiene en cuenta la red la red de de pulluppullup, para el tiempo de transición 1 a 0, la red de , para el tiempo de transición 1 a 0, la red de pulldownpulldown..Se calculan tiempos máximos y mínimos ambos tipos de transicioneSe calculan tiempos máximos y mínimos ambos tipos de transiciones s conociendo:conociendo:–– el factor de ganancia (directamente proporcional a la conductancel factor de ganancia (directamente proporcional a la conductancia ia

e inversamente proporcional a la resistencia) de una red de e inversamente proporcional a la resistencia) de una red de transistores en serie se calcula como la inversa de la suma de ltransistores en serie se calcula como la inversa de la suma de las as inversas de los factores de ganancia de los transistores.inversas de los factores de ganancia de los transistores.

–– el peor factor de ganancia de una red de transistores en paralelel peor factor de ganancia de una red de transistores en paralelo es o es el mínimo de los factores de ganancia de los transistoresel mínimo de los factores de ganancia de los transistores

–– el mejor factor de ganancia de una red de transistores en paraleel mejor factor de ganancia de una red de transistores en paralelo lo es la suma de los factores de ganancia de los transistores.es la suma de los factores de ganancia de los transistores.

–– cuando existe una red mixta de transistores, se van calculando lcuando existe una red mixta de transistores, se van calculando los os factores de ganancia máximos y mínimos de cada una de las factores de ganancia máximos y mínimos de cada una de las subredes según las anteriores reglas. subredes según las anteriores reglas.

63


Los tiempos de propagación máximos y mínimos de un bloque Los tiempos de propagación máximos y mínimos de un bloque combinacional serán los máximos y mínimos absolutos.combinacional serán los máximos y mínimos absolutos.El El tiempo de incertidumbretiempo de incertidumbre de un bloque combinacional se define de un bloque combinacional se define como la diferencia entre el tiempo de propagación máximo y mínimcomo la diferencia entre el tiempo de propagación máximo y mínimoo–– la salida de un bloque combinacional solamente realiza la salida de un bloque combinacional solamente realiza

transiciones en respuesta a transiciones de sus entradas durantetransiciones en respuesta a transiciones de sus entradas durante el el tiempo de incertidumbretiempo de incertidumbre

64


El tiempo de propagación de la lógica combinacional CMOS El tiempo de propagación de la lógica combinacional CMOS –– se degrada linealmente cuando aumenta el se degrada linealmente cuando aumenta el fanoutfanout

toda salida debe conectarse tanto a transistores toda salida debe conectarse tanto a transistores pMOSpMOS como como nMOSnMOS

–– se degrada se degrada cuadráticamentecuadráticamente cuando aumenta el cuando aumenta el faninfanin

1 3 5 7 9fan-in

0.0

1.0

2.0

3.0

4.0

t p(n

sec )

tpHL

tp

tpLHlinear

quadratic

••un circuito con N entradas un circuito con N entradas requiere 2N transistoresrequiere 2N transistores••conforme aumenta el conforme aumenta el número de entradas aumenta número de entradas aumenta la capacidad total.la capacidad total.••conforme aumenta el conforme aumenta el número de entradas también número de entradas también aumenta el número de aumenta el número de transistores en serie y transistores en serie y disminuye el factor de disminuye el factor de ganancia equivalente.ganancia equivalente.

65


Reduciendo la capacidad de cargaReduciendo la capacidad de carga::–– Reduciendo capacidades parásitas: difusión, de puerta.Reduciendo capacidades parásitas: difusión, de puerta.–– Reduciendo la capacidad de las interconexiones.Reduciendo la capacidad de las interconexiones.–– Reduciendo el Reduciendo el fanoutfanout y el y el faninfanin (no mayor de 4).(no mayor de 4).

Incrementando el factor de ganancia de los transistoresIncrementando el factor de ganancia de los transistores–– No obstante, al aumentar el tamaño de los transistores se acelerNo obstante, al aumentar el tamaño de los transistores se acelera el a el

retardo de la etapa a costa de retrasar el retardo de la anterioretardo de la etapa a costa de retrasar el retardo de la anterior.r.Reordenando los transistoresReordenando los transistores

Técnicas de reducción de los tiempos de propagación

66


Modificando el diseño lógicoModificando el diseño lógico–– usando usando bufferesbufferes que permitan aislar el efecto del que permitan aislar el efecto del faninfanin del efecto del del efecto del

fanoutfanout–– rediseñando con bloques de menor rediseñando con bloques de menor faninfanin a costa de un mayor número a costa de un mayor número

de niveles de lógicade niveles de lógica

C1

C2

CLCL CL

67



3.3.-- Caracterización de los circuitos CMOS:Caracterización de los circuitos CMOS:–– El inversor CMOSEl inversor CMOS–– Circuitos Circuitos combinacionalescombinacionales CMOSCMOS

–– Circuitos Circuitos secuencialessecuenciales CMOSCMOS4.4.-- Reglas de diseñoReglas de diseño5.5.-- Metodologías de diseño físico CMOS.Metodologías de diseño físico CMOS.

68

Caracterización de los circuitos Caracterización de los circuitos CMOSCMOS

El elemento de almacenamiento básico en lógica CMOS El elemento de almacenamiento básico en lógica CMOS estática es un doble inversor realimentado.estática es un doble inversor realimentado.–– Posee dos puntos estables: A y B.Posee dos puntos estables: A y B.–– Posee un punto Posee un punto metaestablemetaestable: C.: C.

Vo1

Vi1 Vo2

Vo1 = Vi2

Vi1 Vo2Vo1 = Vi2

Vi1 = Vo2

Vo1 = Vi2

AC

BVi1 = Vo2

69

Caracterización de los circuitos Caracterización de los circuitos CMOSCMOSBiestableBiestable tipo D disparado por nivel alto (tipo D disparado por nivel alto (latchlatch): ):

–– terminalesterminales: D : D -- entrada de datos, CLK entrada de datos, CLK -- entrada de entrada de reloj, Q reloj, Q -- salida de datossalida de datos

–– comportamientocomportamiento::si CLK=‘1’, transmite la entrada a la salidasi CLK=‘1’, transmite la entrada a la salidasi CLK=‘0’, la salida permanece estable al si CLK=‘0’, la salida permanece estable al último valor de la entrada cuando CLK=‘1’.último valor de la entrada cuando CLK=‘1’.

Para que un Para que un latchlatch tenga un comportamiento predecible:tenga un comportamiento predecible:–– ttss -- tiempo de tiempo de setupsetup -- tiempo mínimo que debe tiempo mínimo que debe

permanecer la entrada estable antes de la permanecer la entrada estable antes de la deshabilitacióndeshabilitación del dispositivo.del dispositivo.

viene determinado por el retardo de viene determinado por el retardo de almacenamiento de un datoalmacenamiento de un dato

–– tthh -- tiempo de tiempo de holdhold -- tiempo mínimo que debe tiempo mínimo que debe permanecer la entrada estable después de la permanecer la entrada estable después de la deshabilitacióndeshabilitación del dispositivo.del dispositivo.

viene determinado por los retardos de viene determinado por los retardos de conmutación de las puertas de pasoconmutación de las puertas de paso

D

QCLK

Q

ts th

D

Q

CLK

y

zy

z

70

Caracterización de los circuitos Caracterización de los circuitos CMOSCMOS

Biestable tipo D disparado por flanco de subida (flip-flop): terminales: D - entrada de datos, CLK - entrada de reloj, Q - salida de datoscomportamiento:

cuando CLK pasa de ‘0’ a ‘1’, transmite la entrada a la salida Para que un flip-flop tenga un comportamiento predecible:

ts - tiempo de setup - tiempo mínimo que debe permanecer la entrada estable antes del flanco de reloj. Depende del setup del masterth - tiempo de hold - tiempo mínimo que debe permanecer la entrada estable después del flanco de reloj. Depende del hold de slaveAdicionalmente el tiempo de contaminación del master debe ser mayor que el tiempo de hold del slave (problemas en el flanco de bajada).

D Q

CLK

D Q

master slave

D Q

ts th

D

Q

CLK

x

x

71




72

Reglas de diseño Reglas de diseño Los parámetros de los dispositivos pueden variar de una Los parámetros de los dispositivos pueden variar de una manufactura a otra.manufactura a otra.–– Variaciones en los parámetros del procesoVariaciones en los parámetros del proceso: debidas a condiciones : debidas a condiciones

no uniformes durante las fases de fabricaciónno uniformes durante las fases de fabricaciónSe manifiestan como variaciones en los parámetros característicoSe manifiestan como variaciones en los parámetros característicos de los s de los transistores (grosor de óxido, profundidad de las difusiones, ..transistores (grosor de óxido, profundidad de las difusiones, ...).)

–– Variaciones en las dimensiones de los elementosVariaciones en las dimensiones de los elementos: debidas a la : debidas a la limitada resolución del proceso fotolitográficolimitada resolución del proceso fotolitográfico

Se manifiestan como variaciones funcionales del diseño (Se manifiestan como variaciones funcionales del diseño (desalineamientosdesalineamientos, falsos , falsos contactos, cortes, variaciones en los tamaños relativos ...)contactos, cortes, variaciones en los tamaños relativos ...)

–– Para que estas pequeñas variaciones afecten Para que estas pequeñas variaciones afecten mínimamentemínimamente la la funcionalidad del circuito existen las reglas de diseño.funcionalidad del circuito existen las reglas de diseño.

73

Reglas de diseño Reglas de diseño Las Las reglas de diseñoreglas de diseño son el interfaz entre el diseñador y el ingeniero de son el interfaz entre el diseñador y el ingeniero de procesoproceso–– Son ligaduras geométricas que aseguran una correcta construcciónSon ligaduras geométricas que aseguran una correcta construcción dede

máscarasmáscaras–– Son un compromiso entre rendimiento y el porcentaje de circuitosSon un compromiso entre rendimiento y el porcentaje de circuitos

funcionales (funcionales (yieldyield), de manera que se obtengan circuitos lo más ), de manera que se obtengan circuitos lo más pequeños posible, sin comprometer su fiabilidad.pequeños posible, sin comprometer su fiabilidad.

pueden existir diseños que violen las reglas de diseño y sean pueden existir diseños que violen las reglas de diseño y sean funcionales y viceversa.funcionales y viceversa.

–– Reglas de resoluciónReglas de resolución: restringen la geometría de los elementos de un : restringen la geometría de los elementos de un mismo mismo layerlayer

anchura mínima, separación mínima, superficie mínimaanchura mínima, separación mínima, superficie mínima–– Reglas de alineamiento/solapamientoReglas de alineamiento/solapamiento: restringen las posiciones : restringen las posiciones

relativas de elementos en diferentes relativas de elementos en diferentes layerslayers

74

Reglas de diseñoReglas de diseñoReglas de diseño absolutasReglas de diseño absolutas–– se definen en base a medidas reales se definen en base a medidas reales

ejej: anchura de : anchura de polisiliciopolisilicio mínima 0.3 mínima 0.3 mmmm–– son específicas de cada proceso.son específicas de cada proceso.–– se alcanzan niveles máximos de integraciónse alcanzan niveles máximos de integración–– dificultan el diseñodificultan el diseño

Reglas de diseño escalablesReglas de diseño escalables–– se definen en base al parámetro se definen en base al parámetro λλ

típicamente típicamente λλ es la mitad de la longitud mes la mitad de la longitud míínima de canalnima de canal–– el layout se traza sobre una retícula discreta el layout se traza sobre una retícula discreta

siendo la máxima resolución de la retícula igual a siendo la máxima resolución de la retícula igual a λλ..–– se aplican a una variedad de procesos por ser independientes de se aplican a una variedad de procesos por ser independientes de las dimensiones las dimensiones

realesrealesconforme la escala de integración aumenta, el valor absoluto de conforme la escala de integración aumenta, el valor absoluto de λλ disminuye.disminuye.

–– facilitan el diseño y la facilitan el diseño y la reusabilidadreusabilidad a costa de ser muy conservadoras y obtener a costa de ser muy conservadoras y obtener niveles de integración mediosniveles de integración medios

752

42

4

3

3 4 6

6

62 5

26

Reglas de diseñoReglas de diseño

solapamiento polisilicio/difusión: 2λexceso de polisilicio/difusión: 3λexceso de difusión/polisilicio: 4λexceso de metal/contacto: 2λexceso de metal 1,2,3,4/vía: 2 2λexceso de metal 5,6/vía: 3λexceso pozo/difusión: 6λ

CMOS 0.25µm (reglas de alineamiento)anchura separación superficie

polisilicio 2λ 3λ 8λ2

difusión 4λ 4λ 24λ2

metal 1,2,3,4 4λ 4λ 32λ2

metal 5 8λ 8λ 100λ2

metal 6 8λ 15λ 300λ2

pozo n 12λ 12λ 144λ2

contacto, vía 2λ 5λ

CMOS 0.25µm (reglas de resolución)

76



4.4.-- Reglas de diseñoReglas de diseño

5.5.-- Metodologías de diseño físico CMOSMetodologías de diseño físico CMOS..

77

3.5.3.5.-- Metodologías de diseño físico Metodologías de diseño físico CMOSCMOS..

El proceso es de pozo n (nEl proceso es de pozo n (n--wellwell), es decir, el sustrato es tipo p ligeramente dopado), es decir, el sustrato es tipo p ligeramente dopado–– para diseñar un transistor para diseñar un transistor nMOSnMOS se hace cruzar se hace cruzar polisiliciopolisilicio sobre difusión tipo sobre difusión tipo

n.n.–– parapara diseñardiseñar un transistor un transistor pMOSpMOS se se trazatraza un un pozopozo n y n y sobresobre élél se se hacehace cruzarcruzar

polisiliciopolisilicio sobresobre difusióndifusión tipotipo p.p.–– nunca conectar directamente difusión tipo n y difusión tipo p, ununca conectar directamente difusión tipo n y difusión tipo p, usar metal.sar metal.

Intentar mantener agrupados transistores del mismo tipoIntentar mantener agrupados transistores del mismo tipo–– comparten el mismo sustratocomparten el mismo sustrato–– los transistores los transistores nMOSnMOS suelen estar cerca de suelen estar cerca de VssVss y los y los pMOSpMOS cerca de cerca de VddVdd..–– transistores en serie o en paralelo del mismo tipo, pueden compatransistores en serie o en paralelo del mismo tipo, pueden compartir difusión.rtir difusión.

Diseñar siempre que sea posible usando anchuras mínimasDiseñar siempre que sea posible usando anchuras mínimas–– Reduce las capacidades parásitas, disminuyendo los tiempos de coReduce las capacidades parásitas, disminuyendo los tiempos de conmutación.nmutación.

transistores en serie transistores en paralelo

78

3.5.3.5.-- Metodologías de diseño físico Metodologías de diseño físico CMOSCMOS

Interconectar componentes usando preferentemente metal:Interconectar componentes usando preferentemente metal:–– no usar difusiones para conectar, mantenerlas lo más pequeñas pono usar difusiones para conectar, mantenerlas lo más pequeñas posibles.sibles.–– polisiliciopolisilicio para interconexiones muy próximas (típicamente entradas entre para interconexiones muy próximas (típicamente entradas entre

sí).sí).–– metal 1 para el contacto entre las capas inferiores de metal 1 para el contacto entre las capas inferiores de polisiliciopolisilicio o difusiones o difusiones

(típicamente salidas entre sí, y salidas con entradas)(típicamente salidas entre sí, y salidas con entradas)–– usar siempre metales superiores para interconexiones largas.usar siempre metales superiores para interconexiones largas.

diseño con anchuras mínimas

79


–– recordar que un recordar que un layerlayer sólo se puede conectar directamente con sólo se puede conectar directamente con layerslayersadyacentes, para conexiones entre adyacentes, para conexiones entre layerslayers no adyacentes apilar vías.no adyacentes apilar vías.

–– recordar que cada contacto entre metal y difusión soporta aprox.recordar que cada contacto entre metal y difusión soporta aprox. 1 1 mAmA, usar , usar varios contactos cuando sea necesario.varios contactos cuando sea necesario.

–– usar siempre metal para distribuir usar siempre metal para distribuir VddVdd y y VssVss, recordando que los metales , recordando que los metales externos tienen menor resistencia que los metales internos.externos tienen menor resistencia que los metales internos.

uso de varios contactos

80


Trazar los elementos de cada Trazar los elementos de cada layerlayer lo más homogéneamente posible, lo más homogéneamente posible, alternando la dirección entre alternando la dirección entre layerslayers adyacentesadyacentes–– técnica de técnica de WeinbergerWeinberger

alimentación y tierra se distribuyen mediante conexiones metálicalimentación y tierra se distribuyen mediante conexiones metálicas horizontales.as horizontales.difusiones se trazan en vertical y difusiones se trazan en vertical y polisiliciopolisilicio en horizontal.en horizontal.las entradas y salidas se disponen a izquierda y derecha de la clas entradas y salidas se disponen a izquierda y derecha de la celda.elda.las interconexiones se trazan horizontalmente en metal.las interconexiones se trazan horizontalmente en metal.

–– técnica de técnica de céldascéldas estándarestándaralimentación y tierra se distribuyen mediante conexiones metálicalimentación y tierra se distribuyen mediante conexiones metálicas horizontales.as horizontales.las difusiones se trazan en horizontal y el las difusiones se trazan en horizontal y el polisiliciopolisilicio en vertical.en vertical.las entradas y salidas se disponen arriba y abajo de la celda.las entradas y salidas se disponen arriba y abajo de la celda.las interconexiones se trazan horizontalmente en metal a través las interconexiones se trazan horizontalmente en metal a través de canales de rutado.de canales de rutado.

No optimizar uno a uno los componentes del sistema, el diseño puNo optimizar uno a uno los componentes del sistema, el diseño puede ede eternizarseeternizarse–– usar masivamente facilidades de copia/pegado usar masivamente facilidades de copia/pegado

trazado homogéneo

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puerta NANDestilo celdas estándar

puerta NANDestilo Weinberger

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Para obtener una alta densidad de integración en el estilo de cePara obtener una alta densidad de integración en el estilo de celdas ldas estándar es conveniente que los transistores estándar es conveniente que los transistores nMOSnMOS y y pMOSpMOS se tracen se tracen colindantes y en filacolindantes y en fila–– así todos pueden compartir la misma difusión y se evita el trazaasí todos pueden compartir la misma difusión y se evita el trazado do

explícito de las conexiones entre fuentes y explícito de las conexiones entre fuentes y drenadoresdrenadoresSin embargo, para lograrlo es importante elegir un orden adecuadSin embargo, para lograrlo es importante elegir un orden adecuado de o de trazado de las entradastrazado de las entradas

VDD

c

a

x

b

cb

a

a c b

x

a b c

x

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Para elegir el orden de trazado de las entradas existe el Para elegir el orden de trazado de las entradas existe el método del grafo lógicométodo del grafo lógicoConstrucción del grafo lógicoConstrucción del grafo lógico: que se puede trazar para la red de transistores : que se puede trazar para la red de transistores de de pulluppullup o de o de pulldownpulldown. . –– los los vérticesvértices del grafo representan a los puntos de unión de la red de transidel grafo representan a los puntos de unión de la red de transistoresstores–– cada vértice se nombra según el nombre de la señal que representcada vértice se nombra según el nombre de la señal que representaa–– los los arcosarcos representan a los transistoresrepresentan a los transistores–– cada arco se nombra según la entrada que controla al transistorcada arco se nombra según la entrada que controla al transistor

VDD

c

a

x

b

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b

GND

x

VDDxc

b a

i

jPDN

PUN

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Identificación de un camino de Identificación de un camino de EulerEuler–– un un camino de camino de EulerEuler, es un recorrido de todos los vértices del grafo de manera que , es un recorrido de todos los vértices del grafo de manera que

cada arco solo se visite una vezcada arco solo se visite una vez–– una red de transistores una red de transistores nMOSnMOS ((pMOSpMOS) pueden trazarse en una única difusión si ) pueden trazarse en una única difusión si

existe un camino de existe un camino de EulerEuler en el grafo de la red de en el grafo de la red de pulldownpulldown ((pulluppullup))–– el orden de trazado de las entradas queda determinado por la secel orden de trazado de las entradas queda determinado por la secuencia de arcos en uencia de arcos en

el camino de el camino de EulerEuler elegidoelegido

GND

x

VDDxc

b a

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a b c

x

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Tema 3: Diseño físico de circuitos CMOS · · 2002-11-271 Tema 3: Diseño físico de circuitos CMOS Diseño de Circuitos Integrados I José Manuel Mendías Cuadros Hortensia Mecha