F. Silveira Univ. de la República, Montevideo, Uruguay Curso Electrónica Fundamental 1

Transistores de Efecto de Campo parte 2

Rev. 1

Curso Electrónica Fundamental

Fernando Silveira

Instituto de Ingeniería Eléctrica

F. Silveira Univ. de la República, Montevideo, Uruguay Curso Electrónica Fundamental 2

Contenido

Transistor nMOS: Símbolos de circuito Transistor pMOS y tecnología CMOS Llave analógica No idealidades:

– Efecto de Modulación de Largo de Canal

– Corriente Subumbral

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Transistor nMOS: Símbolos de circuito

G

D

S

B G

D

S

B G

D

S

G

D

S

nMOSFET discreto

Diodo DB en “antiparalelo”

n+n+

G D

B

p

S

G

D

S

Flecha en sentido de juntura BS en directo

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Transistor pMOS

G

S

D

B G

S

D

B G

S

D

G

S

D

pMOSFET discreto

G

S

D

Diodo en “antiparalelo”

p+p+

G D

B

n

S

V t 0 ,V GB ,V SB ,V DB ,V GS ,V DS<0

Considerar ecuaciones del transistor nMOS, corriente en sentido contrario (de S a D) y tomar como variables las tensiones opuestas a las del nMOS:

|V t 0|,V BG ,V BS ,V BD ,V SG ,V SD> 0

Ej: Ecuación en saturación referida a la S:

ID=β

2(1+δ ).(V SG−(|V t 0|+δ .V BS))2

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Tecnología MOS complementaria (CMOS)

n+

G D

B

p Si

S

n+ p+

G DS

p+

n-well

n+

Bp

Ej. Proceso pozo n (“n-Well”)

nMOS

Pozo n (sustrato para pMOS)

pMOS

Conexión al sustrato del pMOS

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Llave analógica: Resistencia On (1)

Aplicaciones: Sistemas con Datos muestreados (sample and hold, procesamiento analógico con datos muestrados), MUX Analógico

Se caracteriza por su Conductancia On o Resistencia On, definida como:

gon=1R on

=∂ I DS∂ V DS

|V DS ≃ 0

Se define para VDS 0 pues si se tiene por ejemplo:

Vi

Vo

Rllave = Ron

Vi

t

Vo

La mayor parte del “tiempo de establecimiento” (tiempo hasta que Vo iguala a Vi a menos de un error dado), la tensión en la

llave (Vi-Vo) es pequeña

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Llave analógica: Resistencia On (2)

CL

VoVi

Vcont Vcont alto (Vcont= VDD) => llave on =>

gon=1Ron

=∂ I DS∂V DS

|V DS ≃0=β .(V DD−V T 0−n .V i)

n=(1+δ )

Zona lineal (Inversión Fuerte)

Vi < (VDD-VT0)/n

Vi (VDD-VT0)/n => transistor cortado => gon=0, Ron=

En realidad: inversión moderada y débil => gon Ron

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VDDVi Vo

Vcont: VDD=on, = off

Llave analógica CMOS: Resistencia On (3)

gn=βn .(V GB−V T 0n−nn .V SB)

V GB=V DD ,V SB=V ign=βn .(V DD−V T 0n

−nn .V i )

gn=0 @ V i=V DD−V T 0n

nn

gp=β p .(V BG−|V T 0p|−np .V BS)

V BG=V DD ,V BS=V DD−V igp=β p .(V DD−|V T 0 p

|−n p .(V DD−V i ))

gp=0 @ V i=(np−1 ).V DD+|V T 0p

|

n p

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VDDVi Vo

Vcont: VDD=on, = off

Llave analógica CMOS: Resistencia On (4)

gn gp

1/(Ron llave)=gn+gp

Vi

VDD(VDD-VT0n)/nn((np-1).VDD+|VT0p|)/np

gp=β p .(V DD−|V T 0 p|−n p .(V DD−V i ))

gp=0 @ V i=(np−1 ).V DD+|V T 0p

|

n p

gn=βn .(V DD−V T 0n−nn .V i )

gn=0 @ V i=V DD−V T 0n

nn

Ej. si VDD = 5, nn = np = 1.5,

VT0n = -VT0p = 0.7V 2.1V 2.9V

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VDDVi Vo

Vcont: VDD=on, = off

Llave analógica CMOS: Resistencia On (5)Bajo VDD

gn

gp

1/(Ron llave)=gn+gp

Vi

VDD(VDD-VT0n)/nn((np-1).VDD+|VT0p|)/np

“GAP” , g=0, R=

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0.00

0.05

0.10

0.15

0.20

0.25

0 0.2 0.4 0.6 0.8 1S

wit

ch C

ondu

ctan

ce (

mS

)

n=1.5, VTon = VTop = 0.7V

gn gp

gap

VDD=5V

VDD=1.5V

Vi / VDD

VDDVi Vo

Vcont: VDD=on, = off

∃ gap ⇔V DD<V DDmin=nn .|V T 0 p|+np .V T 0 n

nn+n p−nn .n p⏟

forTn

T≃p

2 .V T 0

2−n

Llave analógica CMOS: Resistencia On (6)Bajo VDD

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n+n+

G D

B

p

S

Efecto Modulación de Largo de Canal (1)

VG2> VG1>0

Qi: practicamente se anula aquí

VS= 0

VD > 0,”grande”

Vch =VS =0 Vch =VP/Qi 0

Vch =VD

ID aprox. constante, determinada por esta zona,

IDVP/R(Qi)

L

xpinchoffLcalc

VD => xpinchoff => Lcalc = (L – xpinchoff) => ID (prop. a W/Lcalc)

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Efecto Modulación de Largo de Canal (2)

El transistor en saturación no es una fuente de corriente ideal, tiene una conductancia de salida gd=(1/ro) (ID/VA)

VA L (en primera aproximación) En primera aproximación VA independiente de ID, en realidad existe

dependencia notoria

ID

VDVA

Q

pendiente gd

VDSAT

VG1

VG2> VG1

VA: tensión de EarlyID=

β2(1+δ )

.(V GS−V t)2 .(1+V DSV A )

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Corriente subumbral (1)

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Inversión Fuerte (S.I.)

ID(VG-VT)2

Inversión Débil (W.I.)

IDeVG/(n.UT)

UT=k.T/q

n: factor de pendiente

Inversión Moderada (M.I.)

Corriente subumbral (2)

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Corriente subumbral (3)

0 0.5 1 1.5 210

-12

10-10

10-8

10-6

10-4

10-2

VG(V)

ID(A)

VT0

ILEAK

ION

Delay

• Genera consumo estático en circuitos digitales

• Se usa en diseño de circuitos de muy bajo consumo