Vivado IP AXI4 IP - Xilinx...インプリメンテーション XAPP1204 (v1.0) 2014 年 6 月 18 日 japan.xilinx.com 2システムの中心となるのが DDS (Direct Digital Synthesizer

XAPP1204 (v1.0) 2014 年 6 月 18 日 japan.xilinx.com 1

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概要 Vivado® IP インテグレーターは高度な次世代のグラフィカルデザインツールで、各種 IP ブロックの統合に使用できます。IP ブロックどうし、または IP ブロックとインターコネクトロジックの統合では、ロジックアダプター (グルーロジックまたはシムとも呼ぶ) が必要となることがあります。この文書では、こうしたシムを簡単に作成する方法として、 Vivado HLS (高位合成) と AXI4 ペリフェラル作成機能 (Create and Package IP ウィザード ) の 2 つについて説明します。これらの方法を示したサンプルデザインも付属しています。

このアプリケーションノートのリファレンスデザインは、次のリンクからダウンロードできます。

https://secure.xilinx.com/webreg/clickthrough.do?cid=359071

はじめにこの文書で説明する AXI4 の統合方法は多くのデザインに適用できますが、ここでは具体的に 1 つのサンプルデザインを例にとって説明します。使用するサンプルデザインは、D/A コンバーター (DAC) 用の正弦波データパターンをマイクロプロセッサによる介入なしに生成する自律型システムです。生成したデータは、アナログミックスドシグナル (AMS) 評価カード (AMS101) [参照 1] の入力データとして使用します。ターゲットハードウェアプラットフォームには Zynq®-7000 All Programmable SoCZC702 評価キット [参照 2] を使用します。図 1 に、このサンプルデザインのブロック図を示します。

ZC702 評価キットの Zynq-7000 AP SoC と AMS 評価カード間の通信リンクには、SPI バスを使用します。 DDS 周波数を動的に増減できるように、プッシュボタンインターフェイスも用意しています。

AMS ボードには Analog Devices 社の AD5065 DAC [参照 9] が実装されています。AD5065 の最大 SPIクロックは 50MHz です。このデザインでは、 37.5MHz の SPI クロック周波数を使用します。 AD5065では、 DAC のデータ更新間隔として 2s の待ち時間が必要で、この待ち時間をデザインで確保する必要があります。AD5065 への SPI アクセスは 32 ビット単位で行われるため、37.5MHz のクロックレートでは約 0.850s のアクセス時間が必要です。よって、このデザインでは DAC 更新レートを 3s(2 + 0.850 + マージン = 3) としています。つまり、サポートされる DAC サンプルレートは 333KS/s です。

アプリケーションノート : Vivado IP インテグレーター

XAPP1204 (v1.0) 2014 年 6 月 18 日

Vivado IP インテグレーターを使用した AXI4 ベースの IP の統合方法著者 : Christopher Stillo、 Duncan Mackay、 Mike Mitchell

X-Ref Target - Figure 1

図 1 : サンプルデザインのブロック図

http://japan.xilinx.com


インプリメンテーション


システムの中心となるのが DDS (Direct Digital Synthesizer) ブロックで、ここでルックアップテーブル方式を用いて正弦波データを生成します。 DDS コンフィギュレーションブロックには、初期化 ( リセットのディアサート ) 時に DDS のコンフィギュレーションを実行する以外に、プッシュボタン入力をデバウンスし、ボタンの押下検出時に新しいワードをストリーム出力する機能があります。DDS-to-SPIシムブロックは、正弦波データに必要なデータ操作、および SPI インターフェイスのコンフィギュレーションを実行します。

クロック / リセットブロックは、 ZC702 の 200MHz オンボードクロックから合成した 150MHz のFPGA クロックを生成します。 FPGA ロジックのリセット信号もこのブロックで生成します。

このアプリケーションノートでは、Vivado IP インテグレーター、System Generator、高位合成 (HLS)、Create and Package IP ウィザードを使用してサンプルデザインをインプリメントおよび統合する手順を説明します。また、手順の説明に合わせて各段階のサンプルデザインのブロック図も示していきます。

Vivado HLS を使用してロジックシムを作成する場合、バスレベルの詳細なハンドシェイク処理をインプリメントする必要がありません。 HLS ベースのアプローチでは、各バストランザクションに必要なデータとアドレスを C、 C++、 SystemC 言語で記述するだけでインプリメントが完了します。

HLS を使用する以外に、 RTL ベースの Create and Package IP ウィザードでも AXI シムをインプリメントできます。たとえば今回のサンプルデザインのようにプッシュボタンのデバウンス処理が必要な場合などは、 RTL (合成可能な VHDL または Verilog) の方がデザイン入力に適していることがあります。Create and Package IP ウィザードはサンプルインターフェイスコードのほか、デザインを IP インテグレーターで使用できるようにパッケージ化する機能も備えており、 AXI4 インターフェイスデザインを簡単に作成できます。


このセクションでは、サンプルデザインのインプリメンテーションおよび統合の手順について説明します。 DDS (Direct Digital Synthesizer)、 SPI I/F、クロック / リセットの各ブロックは、ザイリンクスから提供される既製の IP を使用してロジックを生成できるため、インプリメントが比較的容易です。

DDS Compiler

DDS のインプリメント用に、ザイリンクスは DDS Compiler [参照 3] を提供しています。DDS Compilerは、 Vivado IP カタログ、 IP インテグレーター、 System Generator で利用できます。サンプルデザインでは、機能検証に Mathworks 社のシミュレーション環境を利用するため、そしてザイリンクスの SystemGenerator と IP インテグレーターを使用した統合の手順を説明するため、 System Generator の DDSCompiler を選択しました。図 2 に、このデザインでインプリメントした DDS の System Generator モデルを示します。

System Generator モデルのシミュレーションを実行して結果に問題がなければ、次にこのモデルを統合します。 System Generator デザインを IP インテグレーターデザインにモジュールとして統合する手順の詳細は、 UG948 [参照 4] の Lab 9 で紹介している例を参照してください。

注記 : DDS ブロックは 150MHz のコアクロックに基づいて 150MS/s のデータを生成します。


図 2 : DDS の System Generator モデル


http://japan.xilinx.com/about/feedback.html?docType=Application_Notes&docId=XAPP1204&Title=Vivado%20IP%20%26%2312452%3B%26%2312531%3B%26%2312486%3B%26%2312464%3B%26%2312524%3B%26%2312540%3B%26%2312479%3B%26%2312540%3B%26%2312434%3B%26%2320351%3B%26%2329992%3B%26%2312375%3B%26%2312383%3B%20AXI4%20%26%2312505%3B%26%2312540%3B%26%2312473%3B%26%2312398%3B%20IP%20%26%2312398%3B%26%2332113%3B%26%2321512%3B%26%2326041%3B%26%2327861%3B&releaseVersion=1.0&docPage=2



AXI Quad SPI

AD5065 DAC の SPI ポートとの通信を処理する SPI インターフェイスには、 AXI Quad SPI コア [参照 5] が適しています。アナログミックスドシグナル (AMS) ターゲットリファレンスデザイン (TRD)[参照 6] には、このコアをこの用途に使用する場合のサンプルが用意されています。

クロック / リセットブロックのインプリメントに必要なのは、 IP インテグレーターの Clocking Wizard[参照 7] ブロックと Processor System Reset [参照 8] ブロックのみです。

注記 : Processor System Reset ブロックにはプロセッサは不要です。

図 3 に、ここまで説明したブロックのインプリメントが完了した時点のサンプルデザインを示します。ここからは、残りのブロックのインプリメンテーションについて詳しく説明します。 DDS のコンフィギュレーションおよび DDS-to-SPI シムの機能を実行する既製の IP ブロックは存在しないため、カスタムロジックが必要です。

DDS コンフィギュレーションブロック

まず、 DDS コンフィギュレーションブロックから見ていきます。 DDS コアにはコンフィギュレーション用の AXI4-Stream スレーブ入力があります。このコンフィギュレーションポートを使用して DDS コアの周波数を動的に変更できます。周波数の制御には、前述のプッシュボタンを使用するのが適しています。したがって、プッシュボタン入力と AXI-Stream マスター出力を持つ IP ブロックを作成すると、DDS コンフィギュレーション機能をインプリメントできます。プッシュボタン入力のデバウンスにはRTL によるインプリメンテーションが適しているため、ここでは RTL ベースのデザインを選択します。また、AXI インターフェイスを含むブロックの RTL テンプレートを生成するツールとして、Create andPackage IP ウィザードを使用します。

図 4 に、 dds_config_v1_0 IP インテグレーターブロックを IP インテグレーターに追加したブロック図を示します。config_register_value[31:0] 入力ポートは、周波数コンフィギュレーションデータの開始値を指定します。 config_register_delta[31:0] ポートは、プッシュボタンの 1 回の押下検出で周波数コンフィギュレーションデータに加算/減算する値を指定します。incr_freq_pb と decr_freq_pb は、プッシュボタンからの入力です。 M00_AXIS ポートは DDS IP のコンフィギュレーションに使用する AXI ストリームです。incr_freq_det と decr_freq_det はデバウンス回路からの出力で、デバッグでのみ使用します。


図 3 : サンプルデザインのインプリメント (途中経過)





図 5 に、 DDS コンフィギュレーションブロックを追加したサンプルデザインを示します。

DDS-to-SPI シムブロック

最後にインプリメントが必要なのが、 DDS-to-SPI シムブロックです。 DDS-to-SPI シムブロックの要件を次に示します。

• AXI Quad SPI コアのコンフィギュレーションを実行する。 AXI Quad SPI は、コンフィギュレーションとデータの両方に AXI スレーブインターフェイスを使用します。したがって、このシムブロックにはコンフィギュレーションデータと正弦波データソースを「仮想的に多重化」する機能が必要です。


図 4 : dds_config_v1_0 IPI ブロック


図 5 : DDS コンフィギュレーションブロックを追加したサンプルデザイン





• レジスタ設定は、アナログミックスドシグナル (AMS) ターゲットリファレンスデザイン (TRD)[参照 6] に付属の C コードに基づきます。コンフィギュレーションデータは、リセットがディアサートされた後に送信されます。

• DDS データの間引き (デシメーション)。DDS ブロックは 150MS/s のレートでデータを生成しますが、DAC に入力できる最大データレートは、更新レートを 3s に設定したため 333KS/s となっており、データの間引きが必要です。この処理は System Generator モジュールで実行することも可能ですが、ここでは説明の便宜上、 HLS シムで実行します。

• DDS ブロックからの AXI4-Stream スレーブ出力を SPI ブロックの AXI4-Lite マスター入力に変換するブリッジ機能を実装する。

• 双極形式の DDS データを単極形式の DAC データに変換する。

• 入力ストリームからのデータをシフトして制御コードを追加し、 DAC のデータワード形式に揃える。データワードのフォーマットは、 AD5065 DAC の仕様書 [参照 9] に記載されています。

この IP ブロックは、 Vivado HLS を使用して作成できます。 HLS の関数は、 C、 C++、 SystemC のいずれかでモジュールをコーディングして作成します。このサンプルデザインでは、 C++ を使用しています。各種 AXI4 ポートを推論するためのコーディングコンストラクトの詳細は、『Vivado Design Suiteユーザーガイド : 高位合成』 (UG902) [参照 10] の「インターフェイス合成」を参照してください。

ソースコード

このセクションでは、 HLS の関数のソースコードを示します。

機能は、主に switch 文のコードで記述しています。また、内部カウンターおよび状態変数もいくつか定義しています。これらが使用するデータ型は、コードの冒頭でインクルードしてあるヘッダーファイルspi_axi_merge.h で定義しています。これらのデータ型の詳細は、サンプルデザインを参照してください。

機能以外に、このコードには Vivado HLS による最適化を指示するプラグマもいくつか記述してあります。具体的には、次のとおりです。

• INTERFACE プラグマは、デザインで使用する I/O プロトコルを指定します。

• 一部、 I/O プロトコルの指定のないポートもあります (単純なデータポート )。

• 変数 m に対するインターフェイスは、 AXI-Master と指定されます。

• 変数 data_i に対するインターフェイスは、 AXI-Stream と指定されます。

• PIPELINE プラグマを使用するとデザインがパイプライン化され、現在の入力が出力される前に次の入力を受け取ることができます。

• RESET プラグマは、特定のスタティック変数をリセットポートに接続するよう指定します (デフォルトの動作ではない)。

これら最適化の詳細は、『Vivado Design Suite ユーザーガイド : 高位合成』 (UG902) [参照 10] を参照してください。

//// spi_axi_merge.c//// This HLS function generates AXI-4 master transactions to initialize and// feed data to Xilinx IP core Quad SPI via its AXI-4-Lite port.See PG153// for info on the core.//// The SPI port for this application is connected to AD5065 DAC on AMS Eval.Board.// After initializing the SPI core, this function reads an input AXI data stream, formats// the data word for use by AD5065 on AMS Eval.Board. and sends the formatted// data word to the SPI core.

#include "spi_axi_merge.h"

void spi_axi_merge (volatile DT *m, STREAM_DT data_i[N],unsigned short decimation_factor, unsigned short *sample_count_out ) {

#pragma HLS PIPELINE II=1 enable_flush





// Define the RTL interfaces#pragma HLS interface ap_stable port=sample_count_out#pragma HLS interface ap_stable port=decimation_factor#pragma HLS interface ap_ctrl_none port=return#pragma HLS interface m_axi port=m

// AXI4-Stream slave interface#pragma HLS interface axis port=data_i

STREAM_DT ddfs_data_bipolar;DT ddfs_data_unipolar;DT ddfs_data_unipolar_fmt;

static unsigned short sample_count = 1;#pragma HLS RESET variable=sample_countstatic unsigned char state = 0;#pragma HLS RESET variable=state

switch (state){case 0:// SPI Control Register setup*(m+SPICR_OFFSET) = 0x4 | 0x8 | 0x2; // Master, CPOL, SPEstate++;break;

case 1:// SPI Slave select Register setup (active low)*(m+SPISSR_OFFSET) = 0xFFFE;state++;break;

default:// read DDFS stream and decimate to meet DAC SPI bandwidth limitddfs_data_bipolar = data_i[0];// convert bipolar DDFS output to unipolar for DACddfs_data_unipolar = ddfs_data_bipolar + 32768;// shift by 4 for DAC SPI formatddfs_data_unipolar_fmt = ddfs_data_unipolar << 4;

if (sample_count < decimation_factor) {sample_count++;

} else {sample_count = 1;*(m+SPIDTR_OFFSET) = (0x03000000 | ddfs_data_unipolar_fmt); // format

input stream for DAC: write to channel A}

break;} // end switch

*sample_count_out = sample_count;

} // end of function

注記 : DDS-to-SPI シムには、spi_axi_merge ブロックの AXI4-Full マスターインターフェイスを QuadSPI コアに接続できるように AXI4-Lite インターフェイスへ変換する AXI プロトコルコンバーターが必要です。 HLS は現在、 AXI4-Lite マスターインターフェイスをサポートしていません。



リファレンスデザインまたはサンプルアプリケーション


図 6 に、インプリメントが完了したサンプルデザインを示します。


このアプリケーションノートに付属する ZIP ファイルには、ZC702 評価キットと AMS101 評価カードをターゲットにしたインプリメント済みサンプルデザインのファイルが含まれます。リファレンスデザインは次のウェブサイトから入手できます。https://secure.xilinx.com/webreg/clickthrough.do?cid=359071

表 1 に、リファレンスデザインの詳細を示します。


図 6 : インプリメントが完了したサンプルデザイン

表 1 : リファレンスデザインの詳細

パラメーター説明

全般

開発者 Christopher Stillo

ターゲットデバイス (ステッピングレベル、ES、プロダクション、スピードグレード )

Zynq-7000 AP SoC (ZC702)

ソースコードの提供あり

ソースコードの形式 VHDL/Verilog、 HLS、 SysGen

既存のザイリンクスアプリケーションノート /リファレンスデザイン、サードパーティのソースからデザインへのコード /IP の使用

なし

シミュレーション

論理シミュレーションの実施あり

タイミングシミュレーションの実施シミュレーションはサポートせず

論理シミュレーションおよびタイミングシミュレーションでのテストベンチの利用

あり

テストベンチの形式 Verilog

使用したシミュレータ /バージョン Vivado Simulator 2014.1

SPICE/IBIS シミュレーションの実施なし


使用した合成ツール/バージョン Vivado Design Suite 2014.1






図 7 に、 IP インテグレーターのブロック図でキャプチャしたデザインの最上位ブロック図を示します。次に、このサンプルデザインを再生成する手順について説明します。

1. 次の手順に従って、 3 つの IP コアを生成します。

a. DDS コンフィギュレーションブロックを AXI4 ペリフェラルとして作成する詳しい手順は、付録 A で説明します。サンプルとして、このブロックの完成した IP を ./vivado/ip_repoディレクトリに置いています。生成した IP は、./axi_peripheral/dds_config_1.0 ディレクトリにあります。

b. System Generator で DDS IP を生成するには、 MATLAB® Simulink® R2013a で./SysGen/dds.slx モデルを開きます。モデルを開いたら、 System Generator トークンをダブルクリックして [Generate] をクリックします。生成した IP は、./SysGen/dds_netlist/ip ディレクトリにあります。

c. HLS spi_axi_merge IP を生成するには、 ./HLS ディレクトリに移動して Vivado HLS をインタラクティブモードで起動します。Vivado HLS のコマンドプロンプトが表示されたら、sourceコマンドで spi_axi_merge Tcl スクリプトを読み込みます。生成した IP は、./HLS/spi_axi_merge_prj/solution1/impl/ip ディレクトリにあります。

2. Vivado Design Suite プロジェクトを作成します。プロジェクトおよび IP インテグレーターブロック図を生成するには、次の手順に従います。

a. Vivado Design Suite 2014.1 を起動します。

b. Tcl コンソールから、ディレクトリを ./vivado に変更します。

c. source コマンドを実行して ./tcl/create_and_sim.tcl スクリプトを読み込みます。

使用したインプリメンテーションツール/バージョン

Vivado Design Suite 2014.1

スタティックタイミング解析の実施あり (Vivado インプリメンテーションツールでタイミング検証に合格)

ハードウェア検証

ハードウェア検証の実施あり

使用したハードウェアプラットフォーム ZC702 評価キット

表 1 : リファレンスデザインの詳細 (続き)

パラメーター説明


図 7 : IPI に表示したインプリメント完了後のサンプルデザイン





このスクリプトは次のタスクを実行します。

• ZC702 評価キットをターゲットにした Vivado Design Suite プロジェクトを作成する。

• 手順 1 で生成した 3 つの IP ブロックの IP リポジトリを Vivado Design Suite プロジェクトに追加する。

• dac_stim_bd.tcl スクリプトを呼び出して、 IP インテグレーターのブロック図および HDLラッパーファイルを作成する。

• テストベンチファイルを追加する。

• Vivado シミュレーション用にデザインをコンパイルして実行する。

テストベンチには、 AMS 評価カード上の DAC の SPI インターフェイスをモデル化した SPI バススレーブモデル (spi_slave.v) が含まれます。このモデルには、 DAC に渡すデータワードの値を表現するレジスタ「data_reg」が含まれます。シミュレーションで data_reg の値をトレースすることにより、ハードウェアで発生する DAC の動作を予測できます。

図 8 に、シミュレーション出力のスナップショットを示します。ここには、SPI バス信号と data_regの値を示しています。 data_reg 信号の出力が正弦波の波形であることに注意してください。シミュレーションが完了したら、波形に [Zoom Fit] を適用すると正弦波が表示されます。

3. サンプルデザインのインプリメンテーションの最後の手順として、BIT ファイルを作成し、ZC702プラットフォームでテストします。手順 2 で作成した Vivado プロジェクトで [Generate Bitstream]をクリックして BIT ファイルを作成し、[Hardware Manager] ページでこの BIT ファイルを ZC702FPGA に書き込みます。

表 2 に、 ZC702 の関連するボタン、スイッチ、 LED を示します。


図 8 : シミュレーション波形

表 2 : ZC702 評価キットのピン、ボタン、スイッチ

FPGA ピン名 ZC702 参照番号部品タイプサンプルデザインの機能

GPIO_DIP_SW0 U12:1 DIP スイッチシステムリセット (アクティブ High)

GPIO_DIP_SW1 U12:2 DIP スイッチ MMCM リセット (アクティブ Low)

GPIO_SW_N SW5 プッシュボタンスイッチ

周波数増加





サンプルデザインの通常動作中は、リセットスイッチをそれぞれ非アクティブな状態にします (U12:1 = オフ、 U12:2 = オン)。

サンプルデザインのハードウェア検証を実行するには、 AMS101 評価カードの DAC 出力ピン J5-1 にプローブを接続し (図 9)、オシロスコープで観測します。出力の正弦波をオシロスコープに表示した後、周波数を微調整できます。 SW5 または SW7 ボタンを押して周波数を増減します。

GPIO_SW_P SW7 プッシュボタンスイッチ

周波数減少

PMOD1_0 DS19 ユーザー LED MMCM ロック (アクティブ High)

PMOD1_1 DS20 ユーザー LEDシステムリセットアクティブ

(アクティブ Low)

PMOD1_2 DS21 ユーザー LED周波数減少ボタンの

押下を検出するとトグル

PMOD1_3 DS22 ユーザー LED周波数増加ボタンの

押下を検出するとトグル


図 9 : AMS 評価カードの DAC 出力にプローブを接続

表 2 : ZC702 評価キットのピン、ボタン、スイッチ (続き)

FPGA ピン名 ZC702 参照番号部品タイプサンプルデザインの機能



まとめ


図 10 に、オシロスコープで観測した DAC 出力を示します。

まとめこのアプリケーションノートでは、 Vivado HLS、 System Generator、 Create and Package IP ウィザードで生成した AXI ベースの IP の統合方法について説明しました。この文書で説明したサンプルデザインの生成手順を参考にすれば、さまざまな方法で作成した IP を Vivado IP インテグレーターで統合できます。Vivado HLS、System Generator、Create and Package IP ウィザードを使用すると、AXI インターフェイスを用いた IP を簡単に作成できます。さらに、 IP インテグレーターを使用すると各種 AXI インターフェイスを容易に接続できるため、これらの接続を RTL でハンドコーディングした場合に比べ、生産性が飛躍的に向上します。


図 10 : AMS 評価カードの DAC 出力をオシロスコープで観測



付録 A : Create and Package IP ウィザードの例



次に、 AXI4 ペリフェラルを作成する手順の例を示します。

1. Vivado Design Suite で [Tools] → [Create and Package IP] をクリックし、 Create and Package IPウィザードを開きます。図 11 に、このウィザードの最初の画面を示します。

2. 次の画面で [Create new AXI4 Peripheral] をオンにします (図 12)。


図 11 : AXI4 ペリフェラルの作成







3. ペリフェラルの詳細が表示されます (図 13)。

4. 表示されているデフォルトのインターフェイスをマスター AXI-Stream インターフェイスに変更します (図 14)。


図 13 : 作成する AXI4 ペリフェラルに関する IP パッケージャーのデータ


図 14 : 作成する AXI4 ペリフェラルのインターフェイスコンフィギュレーション





5. [Edit IP] をオンにして [Finish] をクリックします (図 15)。

6. 図 16 は、作成した AXI4 ペリフェラルの IP プロジェクトを開いた画面です。 [Sources] ビューには、作成された 2 つの Verilog ファイルが表示されています。 1 つは IP の最上位である dds_config_v1_0.v で、もう 1 つは AXI マスターストリームのテンプレートロジックを含む dds_config_v1_0_M00_AXIS.v です。このブロックの機能を実装するため、dds_config_v1_0.v を編集画面で開いてプッシュボタンのポートとデバウンス機能を追加します。次に、 dds_config_v1_0_M00_AXIS.v を編集画面で開き、プッシュボタンの押下を検出するたびに新しいデータワードがストリームに送信されるようにします。添付のサンプルデザインには、完成した Verilog ファイルが含まれています。




図 16 : AXI4 ペリフェラルの RTL を編集



参考資料


7. RTL の編集が完了したら、このデザインを IP インテグレーターで使用できるようにパッケージ化します。 IP ブロックにポートを追加したため、 [Package IP] タブを開いてポートの設定を再確認します。 [Merge changes from IP Ports and Interfaces Wizard] をクリックすると、パッケージャーのポートリストが自動的に更新されます。図 17 に、 [IP Ports] タブを示します。

8. これで AXI4 ペリフェラルのパッケージ化の準備ができました。 [Review and Package] をクリックして IP インテグレーター用の IP ブロックを作成します (図 18)。

参考資料この文書の参考資料は次のとおりです。

1. 『AMS101 評価カードユーザーガイド』 (UG886)

2. 『ZC702 評価ボードユーザーガイド』 (UG850)

3. 『Vivado Design Suite 用 LogiCORE IP DDS Compiler v6.0 製品ガイド』 (PG141)

4. 『Vivado Design Suite チュートリアル : System Generator を使用したモデルベース DSP デザイン』(UG948)

5. 『Vivado Design Suite 用 LogiCORE IP AXI Quad SPI v3.1 製品ガイド』 (PG153)


図 17 : AXI4 ペリフェラルのパッケージ済みポートリストを更新


図 18 : AXI4 ペリフェラルのパッケージ化


http://japan.xilinx.com/support/documentation/boards_and_kits/ams101/ug886-ams101-eval-card.pdf

http://japan.xilinx.com/support/documentation/boards_and_kits/zc702_zvik/ug850-zc702-eval-bd.pdf

http://japan.xilinx.com/support/documentation/ip_documentation/dds_compiler/v6_0/pg141-dds-compiler.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug948-vivado-sysgen-tutorial.pdf

http://japan.xilinx.com/support/documentation/ip_documentation/axi_quad_spi/v3_2/pg153-axi-quad-spi.pdf


改訂履歴


6. アナログミックスドシグナル (AMS) ターゲットリファレンスデザイン (RDF0277)

7. 『Vivado Design Suite 用 LogiCORE IP Clocking Wizard v5.1 製品ガイド』 (PG065)

8. 『Vivado Design Suite 用 LogiCORE IP Processor System Reset Module v5.0 製品ガイド』 (PG164)

9. AD5065 DAC データシート (Analog Devices 社ウェブサイト )

10. 『Vivado Design Suite ユーザーガイド : 高位合成』 (UG902)

改訂履歴次の表に、この文書の改訂履歴を示します。

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日付バージョン内容

2014 年 6 月 18 日 1.0 初版


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http://japan.xilinx.com/support/documentation/ip_documentation/clk_wiz/v5_1/pg065-clk-wiz.pdf

http://japan.xilinx.com/support/documentation/ip_documentation/proc_sys_reset/v5_0/pg164-proc-sys-reset.pdf

http://www.analog.com/en/digital-to-analog-converters/da-converters/ad5065/products/product.html

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug902-vivado-high-level-synthesis.pdf

http://www.xilinx.com/warranty.htm

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