Input/Output1. Pads•Los pads permiten la conexión con los pines I/O del CI
encapsulado
•Dejan un cuadrado en la última capa de Metal para permitir
la soldadura del pad con hilo (Au) hacia el pin I/O
•Pueden incluir:
•circuitos de desplazadores de nivel de tensión
•diodos de protección
•comparadores de histéresis
•‘drivers’ para una carga
2. Desplazador nivel tensión•Pueden incluir circuitos de desplazadores de nivel de tensión,
para permitir trabajar el núcleo (core) a diferente tensión que los
pines, disminuyendo consumo dinámico
CORE
VDD VIO
VDD=1.2V
VIO-H=5V
VIO-L=0V
VCORE-L=0V
VCORE-H=1.2VVIO VCORE
VDDVIO
VIO=5V
VCORE-H=1.2V
VCORE-L=0V
VIO-L=0V
VIO-H=5V
3. Diodos protección•Protección contra la polarización por debajo de VSS o por
encima de VDD del circuito (errores en la conexión, ESD...)
•Los diodos de ‘clamping’ se utilizan para protección contra
transiciones HF
VDD
p+ n+ p+ n+
p-substrate
n-well
in VDDVSS
4. Comparadores histéresis•También pueden incluir los pines de entrada comparadores
de histéresis
•Objetivo: eliminar ruido en las entradas digitales
Vi Vo
4/2
12/2
VINV=VDD/2
Vo
ViVTn VDD+VTp
-VTp
MN
OF
F
MP
OF
FVDD
MN
SAT
MN
OH
M
MP O
HM
MP S
AT
VDD/2
( )
MN
MP
MN
MPTpDDTn
INV
k
k
k
kVVV
V
+
⋅++
=
1 pn
TpTn
MN
nMN
MP
pMP
VV
L
Wkk
L
Wkk
µµ ⋅=
−≈
⋅=
⋅=
3
''
Ejemplo: Inversor Trigger-Schmitt:
Vo
ViVTH-L VTH-H
Vi
t
Vo
ViVTH
Vo
t
VTH
Vi
t
Vo
t
VTH-H
VTH-L
Vi Vo
4/2
24/2
VINV>VDD/2
Vi
Vo
ViVTn VDD+VTp
-VTp
MN
OF
F
MP
OF
FVDD
MN
SAT
MN O
HM
MP O
HM
MP S
AT
VINV
Vi Vo
8/2
12/2
VINV<VDD/2
Vo
ViVTn VDD+VTp
-VTp
MN
OF
F
MP
OF
FVDD
MN
SAT
MN
OHM
MP O
HM
MP S
AT
VINV
ViVo
Vi Vo
0 0VINV>VDD/2=VTH-H
1 1VINV<VDD/2=VTH-L
5. Drivers•Los drivers de salida permiten mejorar la frecuencia de los
pines (carga/descarga CL grandes)
•Los drivers de entrada permiten mejorar la frecuencia de las
entradas con fan-out elevado
•En la señal de reloj además se intenta minimizar
el clock-skew
CL CL
( )
( )
( ) ;
2
2
2
''
'
2
'
2
TDDM
DDL
MP
p
MN
nMPMNMTpTnT
MN
nMN
TnDDMN
DDLHL
MP
p
MP
TpDDMP
DDLLH
VVk
VCtp
L
Wk
L
WkkkkVVV
L
Wkk
VVk
VCtp
L
Wkk
VVk
VCtp
−⋅=⇒
⋅=
⋅===−≅=
⋅=
−⋅=
⋅=
+⋅=
CL
KM
tp
CL
2*KM
tp/2
CL
N*KM
tp/N
Ci 2*Ci N*Ci
tpi 2*tpi N*tpi
WMN WMP 2*WMN 2*WMP N*WMN N*WMP
( ) LCWk
kWLCWWLCLWCLWCCi OXMN
p
nMNOXMPMNOXMPMPOXMNMNOX ⋅⋅⋅=
+⋅⋅⋅=+⋅⋅=⋅⋅+⋅⋅≈ 4
'
'1)()(
LLL MPMN ==
( ) ( ) ( )
'
'2
22
TDDn
DD
MN
L
TDD
MN
n
DDL
TDDM
DDL
VVk
LV
W
C
VVL
Wk
VC
VVk
VCtp
−⋅
⋅⋅=
−⋅
⋅
⋅=−⋅
⋅=
Ci1 Ci2 Ci3
WM1
WM2=P*WM1
WM3=P*WM2
CL
WMN=P*WMN-1
CiN
1
1
1
1
2
233
1122
11
4
4
44
4
CiPCiPLCWCi
CiPCiPLCWCi
CiPLCWPLCWCi
LCWCi
N
NOXMNN
OXM
OXMOXM
OXM
⋅=⋅=⋅⋅⋅=
⋅=⋅=⋅⋅⋅=
⋅=⋅⋅⋅⋅=⋅⋅⋅=
⋅⋅⋅=
−−
( ) ( ) ( ) ( )
( ) ( ) ( ) ( )
( ) ( )
( ) ( ) iNL
TDDn
DDOX
TDDn
DD
MN
LN
TDDn
DDOX
TDDn
DD
M
i
TDDn
DDOX
TDDn
DDOX
M
M
TDDn
DD
M
i
TDDn
DD
M
i
TDDn
DDOX
TDDn
DDOX
M
M
TDDn
DD
M
i
TDDn
DD
M
i
CPCsiVVk
LVCP
VVk
LV
W
Ctp
VVk
LVCP
VVk
LV
W
Ctp
VVk
LVCP
VVk
LVC
W
WP
VVk
LV
W
CP
VVk
LV
W
Ctp
VVk
LVCP
VVk
LVC
W
WP
VVk
LV
W
CP
VVk
LV
W
Ctp
⋅=−⋅
⋅⋅⋅⋅=
−⋅
⋅⋅=
−⋅
⋅⋅⋅⋅=
−⋅
⋅⋅=
−⋅
⋅⋅⋅⋅=
−⋅
⋅⋅⋅⋅
⋅=
−⋅
⋅⋅
⋅=
−⋅
⋅⋅=
−⋅
⋅⋅⋅⋅=
−⋅
⋅⋅⋅⋅
⋅=
−⋅
⋅⋅
⋅=
−⋅
⋅⋅=
; '
4
'
'
4
'
'
4
'
4
''
'
4
'
4
''
2
2
2
2
2
2
3
4
3
2
2
2
2
2
2
2
2
2
2
2
3
2
2
2
2
2
1
1
2
1
1
2
1
2
1
( ) ( ) ( )
P
Ci
C
NCiPCiPPCPC
Ci
C
VVk
LVC
P
P
VVk
LVC
P
Ci
C
PVVk
LVCPNtptptptptp
L
NN
iNL
L
TDDn
DDOX
TDDn
DDOX
L
TDDn
DDOXN
ln
ln
ln'
4
ln'
4
ln
ln
'
4...
111
1
1
2
2
2
2
1
2
2
321
=⇒⋅=⋅⋅=⋅=
⋅−⋅
⋅⋅⋅⋅=
−⋅
⋅⋅⋅⋅⋅=
−⋅
⋅⋅⋅⋅⋅=++++=
−
( ) ( )
=
==⇒=⇒=
∂
∂
⋅−⋅
⋅⋅⋅⋅
−=
∂
∂
1
1
2
2
2
ln
71.2
1ln0
ln'
4
ln
1ln
Ci
CN
eP
PP
tp
Ci
C
VVk
LVC
P
P
P
tp
L
L
TDDn
DDOX
Cálculo del número de etapas (N) óptimo y relación
entre W entre etapas (P) óptimo, para obtener tpmin para una CL:
Capacidades de entrada y tiempos de propagación para cada etapa:
Tiempo de propagación total:
Cálculo de la P y N para obtener tpmin: