SEP DGEST SNEST

INSTITUTO TECNOLÓGICO DE MATAMOROS

DEPARTAMENTO DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA

Diseño Digital con VHDL

Números primos

Catedrático: Ing.Arturo Rodriguez Casas

Equipo:

Alumno(s): Núm. de control:

Miguel Angel Fierros Peña 11260081

Mario Arturo Cruz Colunga 11260077

Hermenegildo Martínez de la Cruz 11260095

Jorge Alejandro Reyes Torres 11260108

H. MATAMOROS, TAM. 5 de septiembre del 2013

Tabla de verdad

a(3) a(2) a(1) a(0) E0 0 0 0 00 0 0 1 10 0 1 0 10 0 1 1 10 1 0 0 00 1 0 1 10 1 1 0 00 1 1 1 11 0 0 0 01 0 0 1 01 0 1 0 01 0 1 1 11 1 0 0 01 1 0 1 11 1 1 0 01 1 1 1 0

Codigo

library ieee;

use ieee.std_logic_1164.all;

entity primos is

port(a:in std_logic_vector(3 downto 0);

E:out std_logic);

end primos;

architecture det of primos is

begin

with a select

E<= '1' when "0001",

'1' when "0010",

'1' when "0011",

'1' when "0101",

'1' when "0111",

'1' when "1011",

'1' when "1110",

'0' when others;

end det;