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VHDLCONCEPTOS GENERALESHISTORIA DE VHDLNace a partir de un
proyecto del gobierno americano denominado Circuitos Integrados de
Muy Alta Velocidad (VHSIC).Durante el proyecto quedo clara la
necesidad de un Lenguaje para Descripcin de Hardware (HDL)
estndar.VHDL fue reconocido como un HDL estndar por la IEEE y en
1987 se denomino Standard 1076.QU ES VHDL?Lenguaje de descripcin y
modelado de hardwareSu propsito inicial era solo el modelado y
simulacin lgica, dirigida por eventos de sistemas digitales.
Actualmente se lo utiliza tambin para la sntesis automtica de
circuitos.Diseado para describir (de forma tal que los humanos
puedan leer y entender) la funcionalidad y la organizacin de
sistemas hardware.
PRINCIPALES USOS DE VHDLModeladoDesarrollo de un modelo para
simulacin de un circuito o sistema previamente implementado cuyo
comportamiento, por tanto, se conoce. El objetivo del modelado es
la simulacin.SntesisProceso automtico en el cual se parte de una
especificacin de entradaCdigo vhdl/verilogAlto nivel de
abstraccinUn herramienta de software transforma la entrada a una
implementacin circuital detallada, Netlist parecido a un circuito
de spice por texto.Bajo nivel de abstraccin.
VENTAJAS DEL USO DE VHDLPermite disear, modelar, y comprobar un
sistema desde un alto nivel de abstraccin.Es posible crear
circuitos sintetizables, siguiendo algunas pocas reglas.Al ser un
lenguaje estndar permite minimizar errores de comunicacin y
problemas de compatibilidad.Modularidad: VHDL permite dividir un
diseo hardware y su descripcin VHDL en unidades mas pequeas.NIVELES
DE ABSTRACCINEstructuralUna forma de describir un modulo es decir
cuales son los sub-mdulos que lo componen. Los sub-mdulos se
conectan entre si por medio de seales.Cada sub-mdulo puede ser o
bien una primitiva bsica u otra descripcin estructural.Descripcin
Estructural Full AdderARCHITECTURE one OF fullAdder IS COMPONENT
xor2 PORT(e1,e2: IN bit; y OUT bit); END COMPONENT; COMPONENT and2
PORT(e1,e2: IN bit; y OUT bit); END COMPONENT; COMPONENT or2
PORT(e1,e2: IN bit; y OUT bit); END COMPONENT; SIGNAL s1, c1, c2:
bit;BEGIN U0: xor2 PORT MAP(e1=>A,e2=>B,y=>s1); U1: xor2
PORT MAP(e1=>s1,e2=>CIN,y=>S); U2: and2 PORT
MAP(e1=>A,e2=>B,y=>c1); U3: and2 PORT
MAP(e1=>CIN,e2=>s1,y=>c2); U4: or2 PORT
MAP(e1=>c1,e2=>c2,y=>COUT);END one;
NIVELES DE ABSTRACCINRTLTransferencia a Nivel de Registros.Es un
nivel de abstraccin intermedio entre una descripcin estructural y
comportamental.Permite la paralelizacin de instrucciones.Este tipo
de descripcin se encuentra mas cercana a una descripcin
estructural.
Descripcin RTL Full AdderARCHITECTURE one OF fullAdder ISSIGNAL
s1, c1, c2: bit;BEGIN s1
