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平成 22 年度 修士論文
GaN MOS 電界効果トランジスタの プロセス依存性に関する研究
徳島大学大学院 先端技術科学教育部
システム創生工学専攻電気電子創生工学コース
祖川 雄司
副 査
主 査審 査
担 当
教 員
平成 22 年度 (2011年3月）
指 導 教 員
クラス
担 任
修 了 年 月
番 号
徳島大学大学院 先端技術科学教育部 博士前期課程
システム創生工学専攻 電気電子創生工学コース
修 士 論 文
副 査
主 査審 査
担 当
教 員
平成 22 年度 (2011年3月）
指 導 教 員
クラス
担 任
修 了 年 月
番 号
徳島大学大学院 先端技術科学教育部 博士前期課程
システム創生工学専攻 電気電子創生工学コース
修 士 論 文
平成22年度 修士論文 内容梗概 電気電子創生工学コース
研究題目 GaN MOS電界効果トランジスタのプロセス依存性に関する研究
氏 名 祖川 雄司 ［大野研究室］
１．研究背景・目的 CO２排出増加による地球温暖化を背景に、省エネルギー技術の開発が進められ、それに伴って低損
失、高出力なパワーデバイスの需要が増加している。その候補として GaN MOSFET の研究が行われ
ている。しかし、GaN MOSFET の現状は Si MOSFET に比べ特性が劣り、界面キャリア移動度の向上
やエンハンスメント動作が課題である。本研究では GaN MOSFET について、ドライエッチング、表
面処理、絶縁膜アニール条件の異なったデバイスを製作し、そのプロセス依存性を評価した。
２．MOSFET 作製
エピ基板は、MOCVD法でc面サファイア基板上に成長
させた通常のAlGaN/GaN HFET構造を用いた。ソース・
ドレイン部分はこのHFET構造を利用し、イオン注入な
どの高温プロセスを避けることができる。チャネルとな
る部分はICPを用い、低いレートでAlGaN層をドライエッ
チングしたパターン(GATE MESA)と、アイソレーション
条件でエッチングしたパターン(ISO)、さらに両方のエッ
チングを施したパターン(GATE MESA+ISO)を用意した
(図1)。ゲート絶縁膜としてはSiH4と酸素を反応ガスと
したプラズマCVDによるSiO2を用いた。熱処理の影響を
調べるため、堆積後これらの膜に酸素や窒素雰囲気でア
ニール処理を行った。AFM測定により酸化膜厚は106 nmで、比誘電率は4.06であった。 ３．MOSFETの電気的評価 デバイス評価によりエンハンスメント動作を確認し
た。リング状FETでのId-Vg測定からサブスレシュホール
ドスロープは、オーミックアニールのみの試料より、酸
化膜にアニール処理を行ったサンプルでは良い結果が出
ている(図2)。Id-Vgの結果から計算した最大実効移動度
はオーミックアニールのみの試料の118 cm2/Vsに対し、
N2アニールの試料で181 cm2/Vsであった。これらの結果
から、アニールによって界面特性が改善されたと考えら
れる。また、N2 で1000℃アニールを行った試料でエッ
チング条件によって最大実効移動度が94 ∼ 181 cm2/Vsと変化している(図3)。これはエッチング条件によってGaN表面へのダメージが違うためだと考えられる。 ４．まとめ
GaN MOSFETを作製し、エンハンスメント動作を確認
した。アニールによる界面特性の改善が見られた。エッ
チング条件によって移動度が変化することがわかった。
このことから、エッチングによるGaN表面へのダメージ
が移動度に影響していると考えられる。また、前回の
137cm2/Vsより今回では181cm2/Vsになり、より高い移動
度を確認できた。
図１ GaN MOSFET の断
Sapphire
ゲート酸化膜ソース ゲート ドレイン
u-GaN
u-AlGaN
Sapphire
ゲート酸化膜ソース ゲート ドレイン
u-GaN
u-AlGaN
図 2 Id-Vd 特性
図３ エッチング別 実効移動度
0
40
80
120
160
200
-15 -5 5 15
Gate Voltage[V]
Dri
ft M
obilit
y[c
m2/V
s] GATE MESA
GATE MESA + ISOISO
1.0E-12
1.0E-11
1.0E-10
1.0E-09
1.0E-08
1.0E-07
1.0E-06
1.0E-05
1.0E-04
1.0E-03
-15 -10 -5 0 5 10Gate Vol tage(V)
Dra
in C
urr
ent(
A)
Ormic annealO2 850℃
N2 1000℃N2+O2 annea l
1 .11V/dec
0 .266V/dec
0 .273V/dec
0 .460V/de
1
「GaN MOS 電界効果トランジスタのプロセス依存性に関する研究」
-目次-
第 1 章 序論 1.1 はじめに -----3 1.2 窒化ガリウム（GaN）の特徴 -----5 1.3 GaN MOSFET の現状と問題点 -----6 1.4 本研究の目的 -----7 1.5 本論文の構成 -----7
第 2 章 GaN MOSFET の作製プロセス 2.1 使用エピ構造 -----8 2.2 マスクパターン -----9 2.3 GaN MOSFET のデバイス構造 -----11
2.4 プロセスフロー -----12 2.5 絶縁膜・酸化膜アニール・表面処理の条件振り -----15
第 3 章 GaN MOSFET の評価方法
3.1 GaN MOSFET の評価項目 -----16 第 4 章 GaN MOSFET の DC 特性評価
4.1 I-V 特性 -----17 4.1.1 ID-Vd 特性 -----17
4.1.2 Ig-Vg 特性 -----26 4.1.3 ID-Vg 特性 -----28
4.2 本章のまとめ -----35
2
第 5 章 GaNMOSFET の AC 特性評価 5.1 AFM 測定結果 -----36 5.2 C-V 特性 -----37 5.2.1 C-f 特性 -----37
5.2.2 C-V 特性 -----39 5.3 移動度 -----42
5.3.1 移動度導出 -----42 5.3.2 電界効果移動度 -----44 5.3.3 実効移動度 -----46 5.3.4 実効移動度エッチング条件依存性 -----48
5.4 本章のまとめ -----50 第 6 章 本研究のまとめ 6.1 本研究のまとめと今後の課題 -----51 謝辞
3
第１章 序論
本章では、GaN MOSFET の必要性について述べ、本研究の目的を明らかにし、また論
文全体の構成を示す。 1.1 はじめに
近年、温室効果ガス排出増にともなう地球温暖化をはじめとする、エネルギー・環境問
題が世界的な課題となっている。現在の世界の平均気温は産業革命前と比べ、0.8℃上昇し
ている。今後対策が遅れた場合、世界の平均気温が４～５℃も上昇する可能性が指摘され
ている。そのような状況下で、2009 年に誕生した鳩山政権では、首相自ら国連気候変動首
脳会合の場で、温室効果ガスの排出量を 2020 年までに 1990 年比で 25％削減する目標を表
明した。 このような高い目標を達成するためには、さまざまな分野において更なる省エネ化が求
められる。その中で、パワーエレクトロニクスの分野で電力変換用素子として使われる
IGBT やサイリスタ、更には汎用インバータ、コンピュータのサーバーなどのデバイスで省
エネルギーの観点から更なる高効率化が求められている。 また、ハイブリッドカーや電気自動車、燃料電池自動車のような汎用輸送機器の電動化
や、さらなる省エネルギー技術の進歩が期待されている。その中で、電力制御用半導体と
して使用されるパワー半導体が注目されている。 さらに、これからの自動車や電力変換素子に求められる CO2削減目標をクリアするには、
技術革新が必要となる。世界各地域の自動車業界が定める CO2 削減目標はほぼ共通してお
り、自動車の走行距離１km 当たりの CO2排出量を 2008～2009 年に 1995 年比で約 30％減の 140ｇに低減することである。この目標を達成するためには、エンジン車に比べて燃費
の良いハイブリッドカーや走行時 CO2を排出しない電気自動車が必要となってくる。 例えばハイブリッドカーには、出力数十 kW 級のモーターを駆動するために、多数のパ
ワー半導体が必要になる。ハイブリッドカーを代表するプリウスには、走行用パワー半導
体として IGBT（Insulated gate bipolar transistor）とダイオードを 18 個ずつ搭載してい
る。プリウスは合わせて 150mm 径ウェハ１枚分の半導体を搭載しているが、その約 25％をこれらのパワー半導体が占める。さらにハイパワーのハイブリッドカーにはさらに多く
のパワー半導体を搭載している。例えばハリアーはプリウスの約２倍のパワー半導体を搭
載し、走行用モーター制御ユニットを高出力化している。今後、ハイブリッドカーや電気
自動車などの環境対策を施した自動車の普及が進めば、パワー半導体の需要はさらに高ま
り、１年間に 100 万台の環境対策を施した自動車を販売するようになれば、200mm ウェハ
4
換算で２万枚/月以上のパワー半導体の需要を生むことになる。プリウスに搭載された IGBTは容量が 200A 級であり、安全のための電流センサーや温度センサーをチップに内蔵してい
る。ハリアー以降に発売した車種に搭載の IGBT には従来のプレーナ型ゲートに代わるト
レンチ型ゲートを採用し、低損失化と小型化を図った。こうした改善によって、IGBT で構
成するモーター制御ユニットのパワー半導体のパワー密度は年々向上している。 今後、パワー半導体に Si にかわり GaN や SiC などのワイドバンドギャップ材料を導入
すれば、モーター制御ユニットのパワー密度をさらに向上できる。これは、絶縁破壊電圧
や熱伝導率、飽和キャリア速度などの特性が Si よりも優れることによる。ワイドバンドギ
ャップによるパワー半導体は、単品としてのコストでは Si 系パワー半導体に追いつくこと
が難しいが、システムの小型化や冷却装置の簡素化による低コスト化が可能である。採用
に向けては開発課題が多く残されている。特に重要な課題は GaN や SiC の材料としての特
徴を、デバイス性能や製造歩留まり、コストといった工業的な問題をクリアしたうえで安
定して引き出すことである。これを可能にするための開発課題を（１）基板技術、（２）デ
バイス技術、（３）実装技術とする。（１）基板技術では、ウェハ当たりのデバイスの取れ
数を増やすための 125mm 径以上の大口径化技術が欠かせない。（２）デバイス技術では、
Si 製 IGBT よりも損失が１ケタ以上小さい縦型ノーマリ・オフ・デバイスが求められる。
電流密度は 1000Ａ/cm2 以上が必要になる。（３）実装技術では、高温環境に耐えるパッケ
ージ技術や、パッケージを効率良く冷却する技術が必須である。[1] モーター制御ユニットにインバータがある。インバータの本来の定義は「直流を交流に
変換する回路」である。具体的には直流をMOSFETや IGBTなどを使ってスイッチングし、
交流相当の波形を生成する。振幅や周波数などをきめ細かく変更できるため、最適に制御
すれば省エネ効果が得られる。近年大きな変化が見え始めた。それは、スイッチング素子
の材料の変化である。現在はＳｉを使うことが一般的だが、今後は GaN や SiC を使った素
子が実用化する可能性が高い。Si よりも高耐圧かつ高速でスイッチングできるため、特に
数百 W 以上の電力を使う機器では効率の向上が見込める。[2]
5
1.2 窒化ガリウム（GaN）の特徴 窒化ガリウム GaNは、高周波用デバイスとして実用化されているGaAsと同じⅢ-Ⅴ族半
導体であるが、GaAsの高速性に加えてより高出力可能な素子として期待されている。表
1.2.1は電子デバイスに用いられる代表的な半導体材料の特性をまとめたものである。GaNは表に示すような物性値を持ち高電子移動度、高電子飽和速度、ワイドバンドギャップ（Si、GaAsの約3倍）、高絶縁破壊電界（Si、GaAsの約10倍）熱伝導度が大きいなどの物性上の
特徴をもっている。これらの特性は電子デバイス特性に高出力（高耐圧、高電流密度）動
作、高速動作、低損失動作、あるいは高温、放射線照射下などの過酷環境下での動作が可
能であるなどさまざまなメリットをもたらす可能性がある[3][4]。
表 1.2.1 主な半導体の物性定数
GaN GaAs Si SiC
バンドギャップエネルギー (eV) 3.4 1.4 1.1 3.3
電子移動度 (cm2/Vs) 1200（バルク）
2000（2DEG）8500 1500 1000
電子飽和速度（cm/s） 2.5×107 2×107 1×107 2.0×107
絶縁破壊電界 (V/cm) 3.3×106 4×105 3×105 3.0×106
熱伝導率[W/cmK] 2.1 0.5 1.5 4.9
電子のドリフト移動度では GaAs が高く、これが高周波デバイスとして開発実用化された
理由である。しかし高電界の状態にあるデバイスでは電子は飽和速度近くで走行するため、
低電界でのドリフト移動度よりも飽和速度の方が重要になる。GaN の電子飽和速度はシリ
コンの 1×107cm/s、GaAs の 2×107cm/s より高い値が記されており、優れた高周波特性が期
待できる。そのため低電界移動度が高いことも重要な要素である。低電界移動度は GaAsには劣るが、シリコンと同等である。先にも述べたようにワイドバンドギャップの GaN は
シリコンに比べて 1 桁高い破壊電界を持つ。高周波特性の指標の 1 つである遮断周波数は
材料の飽和速度とチャネル長により決定され、GaN は 2.7×107[cm/s]であり、Si の 1×107[cm/s]や GaAs の 2×107[cm/s]より高い値を示しており、優れた高周波特性であると言
える。これより、GaN 系電子デバイスは次世代の高速高出力素子として期待されている[5]。
6
1.3 GaN MOSFET の現状と問題点 前節で述べた優れた材料的特徴から GaN はパワーデバイスに適した特性を持っている。 また現状、優れた結果もいくつか発表されている。しかし高周波、高出力デバイス用材料
として優れた物性特性を持つ GaN ではあるが、実用性能に関しては十分でないのが現状で
ある。AlGaN/GaN HEMT 構造のデバイスが存在するが、AlGaN と GaN の界面に２DEGが存在するために、ノーマリーオンデバイスとなってしまう。このノーマリーオンデバイ
スの場合、ゲートに負電圧をかけることでトランジスタをオフにするため、消費電力が大
きくなってしまう。また、自動車や電力制御での応用を考えた場合、安全面を考慮すると、
しきい電圧は３V 以上が望ましい。 GaN MOSFET の課題として、移動度が低いことが挙げられる。シリコンの MOSFETの移動度は約 250cm2/Vs であるのに対し、GaN MOSFET で報告されている移動度は約
45cm2/Vs[6]である。これはゲート絶縁膜に SiO2を使用したデバイスであるが、HfO2を使
用した GaN MOSFET も報告されており、その移動度で 80cm2/Vs[７]である。また、縦型
構造の GaN MOSFET も報告されており、その移動度で 130cm2/Vs[８]である。しかし、
この場合、結晶欠陥の少ない GaN 基板の入手が必要となる。 移動度が低い原因としては、界面準位が多いことがあげられる。界面準位が多いと反転
層を形成することが難しく、MOSFET の動作が実現できないという問題がある。
7
1.4 本研究の目的 前節までに述べたような研究背景から、本研究の主な目的を以下に定めた。 GaN MOSFET の電気的特性の評価と解析
本研究では、マスク設計を行い、デバイスを作製し、MOSFET の動作実現とその特性の
評価、解析することを目的とする。 1.5 本論文の構成
本論文は第 1 章「序論」から第 5 章「結論」の全 5 章構成になっている。第 2 章では
GaN MOSFET の作製プロセスついて述べる。第 3 章では、GaN MOSFET の評価方法に
ついて述べる。第 4 章、第 5 章では試作した GaN MOSFET の特性評価について述べる。
第６章では結論と今後の課題について述べる。
１章の参考文献
[1] 日経 Micro Devices 2008 年 1 月発行 [2] 日経エレクトロニクス 2008 年 3 月発行 [3] 大野泰夫,”窒化ガリウムを用いる高周波デバイス”,FED Review,Vol.1,No.13(2002) [4] 菊田大悟,”窒化ガリウム系絶縁ゲート型へテロ構造電界効果トランジスタに関する
研究”2006 年 3 月
[5] 高橋清 監修 長谷川文夫・吉川明彦 編著,”ワイドバンドギャップ半導体光・電子
デバイス”森北出版 [6] K.Matocha et al.,IEEE Trans.Electron Devices,52,(2005)6 [7] S.Sugiura et al. Electron Lett.43,(2007)952 [8] H.Otake et al. Japanese Journal of Applied Physics.Vol 46,(2007)25
8
2 章 GaN MOSFET のデバイス構造
2.1 使用エピ構造 今回は図 2.1.1 にあるサファイア基板上に MOCVD 法により u-GaN を 3μｍ成長させ、
その上にアルミ組成比 25％の u-AlGaN を 25nm 成長させた AlGaN/GaN HEMT 構造のエ
ピを使った。ウェハ管理シートによるシート抵抗 =SR 471.6Ω/□となっていた。(ウェハ番
号 W316) また、ウェハの依存性を検証するために、GaN に鉄ドープをしたもの（ウェハ番号 W320）
と Si ドープをしたもの（ウェハ番号 W298）を使用した。
u-Al0.25GaN 25nm
u-GaN 3μm
サファイア 500μm buffer
図 2.1.1 AlGaN/GaN HEMT 構造のエピ
W316
9
2.2 マスクパターン 今回は新たにマスクパターンの設計も行なった(図 2.2.1)。今回のマスクパターンの特徴
は、以下の６点である。 １．同一サンプル上で HFET、MOSFET、MIS HFET の FET が作製可能な点。 ２．Ring 状の FATFET も作製し、通常のゲート電極部 200μm×100μm の FATFET と
比較することにより、アイソレーション部分によるリーク電流の有無が検証可能な点。 ３．高周波測定に対応するパターンがあり、高周波測定も可能な点。 ４．ゲート長が 2μ～6μm まで１μm 間隔の FET を作製しており、ゲート長の依存性に
ついて検証可能な点。 ５．Ring 状のゲート長の短い FET でリーク電流の影響を受けずにゲート長の依存性につい
て検証可能な点。 ６．同一サンプル上で MOSFET のゲートエッチング条件が違う FET が作製可能な点。
10
図 2.2.1 マスクパターン
11
2.3 GaN MOSFET のデバイス構造 今回作製したデバイスはAlGaN/GaN HEMT構造のゲート部分をドライエッチングによ
り AlGaN を削ってしまうことでメサを形成し、MOSFET を作製した(図 2.3.1)。この構造
には、2 つの利点がある。1 つは、ゲート部分を２DEG まで削ってノーマリオフを実現す
るという点である。もう 1 つは、ソース・ドレインの部分は通常の HEMT 構造なのでオー
ミック特性が得られるという点である。 しかし、ゲート部分に SiCl4を用いたドライエッチングを行うため、Si 汚染の可能性があ
り、この汚染により界面準位密度が高くなると考えられる。そこで、Si 汚染の低減を目的
として、ゲートメサ後に硝フッ酸処理を行なった。
図 2.3.1 ゲートメサを施した MOSFET の構造
S D
G絶縁膜
S D
G
S D
G絶縁膜
12
2.4 GaN MOSFET のプロセスプロー 図 2.4.1 に GaN MOSFET 作製プロセスフローを示す。
サファイア
i-GaN
AlGaN2DEG Mark(400nm)
ICP/Bias=50/200W,Pressure:0.25PaGas:SiCl4 4sccm
Time:10min
ICPエッチング条件
ICP/Bias=50/20W,Pressure:0.3Pa
Gas:SiCl4 4sccmTime:33min
ICPエッチング条件
Gate mesa(40nm)
Mesa（100nm）
step1ICP/Bias=50/100W
Pressure:0.25PaGas:SiCl4 4sccm
Time:4minstep2
ICP/Bias=50/50WPressure:0.25PaGas:Cl2 4sccm
Time：1min
ICPエッチング条件
硝酸：BHF=1:1 10min 100℃SPM洗浄 10min 100℃
有機洗浄
硝フッ酸処理
硝フッ酸処理硝酸：BHF=1:1 10min 100℃SPM洗浄 10min 100℃
有機洗浄
硝フッ酸処理
硝フッ酸処理
13
図 2.4.1 GaN MOSFET のプロセスフロー
ウエットエッチング
絶縁膜絶縁膜
スパッタ条件
Ni/Au=70/30nm
スパッタ条件
Ni/Au=70/30nmゲート金属堆積
S DS D オーミック金属堆積↓
リフトオフ↓
オーミックアニール
スパッタ条件
Ti/Al/Ti/Au=50/200/40/40nm
スパッタ条件
Ti/Al/Ti/Au=50/200/40/40nm
アニール条件RTA
N2雰囲気850℃
Time:1min
S DS D オーミック金属堆積↓
リフトオフ↓
オーミックアニール
スパッタ条件
Ti/Al/Ti/Au=50/200/40/40nm
アニール条件RTA
N2雰囲気850℃
Time:1min
S D
G
S D
G
絶縁膜絶縁膜
RF=50WHeater:150℃ (上 )/400℃ (下)
Pressure:8 0Pa Gas:SiH 4 13 sccm
N2O 46 0sccm Time:3.83 min(10 0nm)
シラン系酸化膜成膜条件
14
初めに AlGaN/GaN HEMT 構造の 3 インチのエピを、ダイサーにより 127mm 角にカッ
トし、SPM 洗浄、王水洗浄、有機洗浄を行い洗浄した。 次に、以降のプロセスにおいて露光の際の目合わせをしやすくする為のマークを 400nm
ドライエッチングで行なった。その後、素子間分離として 100nmドライエッチングを行い、
MOS 構造を形成するためにゲート部分を 40nm ドライエッチングで削った。 ドライエッチング後に、ドライエッチングによる Si 汚染の影響と、絶縁膜と GaN の界
面準位がより少なくなるように、絶縁膜堆積の前に硝フッ酸処理を施した。その後、サン
プル全面に絶縁膜を堆積してからウェットエッチングでゲート酸化膜を形成した。 ゲート絶縁膜堆積後、スパッタでオーミック電極（Ti/AlTi/Au＝50/200/40/40nm）蒸着
し、オーミックアニールを 850℃ 窒素雰囲気中で 1min 行った。その後、スパッタでゲー
ト電極（Ni/Au＝70/30nm）蒸着した。 今回のプロセスにおいて、サンプル表面をきれいに保つために、オーミック金属を蒸着
する前までのプロセスにおいて毎回の洗浄として、SPM 洗浄、王水洗浄、有機洗浄を行な
った。オーミック金属蒸着後は、金属を溶かさないために有機洗浄のみを行なった。 また、オーミック金属蒸着とゲート金属を蒸着する直前に希塩酸処理(HCl:H2O=1：1 5min)を行なっている。
15
2.5 絶縁膜・絶縁膜アニール・表面処理の条件振り
絶縁膜アニールと絶縁膜の種類と表面処理の条件振りを表 2.5.1 に示す。
表 2.5.1 絶縁膜の種類と絶縁膜アニールの条件振り ウエハ番号 W316 W316 W316 W316 W316
備 考 AlGaN/u-GaN AlGaN/u-GaN AlGaN/u-GaN AlGaN/u-GaN AlGaN/u-GaN
サンプル形状 0.5inch正方形 0.5inch正方形 0.5inch正方形 0.5inch正方形 0.5inch正方形
サンプルクリーニング
Mark
メサ
ゲートメサ
硝フッ酸処理
特殊処理 N2処理
酸化膜堆積 シラン系 SiO2 100nm シラン系 SiO2 100nm シラン系 SiO2 100nm シラン系 SiO2 100nm シラン系 SiO2 100nm
酸化膜アニール 1000℃ N2 10min 1000℃ N2 10min 1100℃ N2 10min 600℃ O2 10min 850℃ O2 10min
絶縁膜除去
オーミック電極
オーミックアニール
ショットキー電極
BHF 濃度15％ 105sec
Ti/Al/Ti/Au 50/200/40/40nm
850℃ N2 1min
Ni/Au 70/30nm
ICP/Bias=50/200W Pressure:0.25Pa Gass:SiCl4 4sccm Time:15min
Step1 ICP/Bias=50/100W Pressure:0.25Pa Gass:SiCl4 4sccm Time:4min
Step2 ICP/Bias=50/50W Pressure:0.25Pa Gass:Cl2 4sccm Time:1min
ICP/Bias=50/20W Pressure:0.3Pa Gass:SiCl4 4sccm Time:33min
SPM(100℃ 10min)、硝フッ酸（硝酸：フッ酸=1：1(100℃ 10min)）、有機洗浄
王水(100℃ 10min)、SPM(100℃ 10min)、有機洗浄
ウエハ番号 W316 W316 W316
備 考 AlGaN/u-GaN AlGaN/u-GaN AlGaN/u-GaN
サンプル形状 0.5inch正方形 0.5inch正方形 0.5inch正方形
サンプルクリーニング
Mark
メサ
ゲートメサ
硝フッ酸処理
特殊処理塩素プラズマ処
理酸化膜堆積 シラン系 SiO2 100nm シラン系 SiO2 100nm シラン系 SiO2 100nm
酸化膜アニール 850℃ O2 10min + 1000℃ N2 10min 1000℃ N2 10min
絶縁膜除去
オーミック電極
オーミックアニール
ショットキー電極
Ti/Al/Ti/Au 50/200/40/40nm
850℃ N2 1min
Ni/Au 70/30nm
王水(100℃ 10min)、SPM(100℃ 10min)、有機洗浄
ICP/Bias=50/200W Pressure:0.25Pa Gass:SiCl4 4sccm Time:15min
Step1 ICP/Bias=50/100W Pressure:0.25Pa Gass:SiCl4 4sccm Time:4min
Step2 ICP/Bias=50/50W Pressure:0.25Pa Gass:Cl2 4sccm Time:1min
ICP/Bias=50/20W Pressure:0.3Pa Gass:SiCl4 4sccm Time:33min
SPM(100℃ 10min)、硝フッ酸（硝酸：フッ酸=1：1(100℃ 10min)）、有機洗浄
BHF 濃度15％ 105sec
すべてのサンプルはエッチング後硝フッ酸処理を行い、samco㈱に依頼し、シランガス
（SiH4）を用いた CVD 法で SiO2を 100nm 想定で堆積した。その後上記に記した条件で
絶縁膜アニールを行なった。
16
第 3 章 GaN MOSFET の評価方法
3.1 GaN MOSFET の評価項目 今回作製した MOSFET を含むデバイスに対して以下の評価を行った。 【GaN MOSFET の評価項目】
1. AFM による絶縁膜の膜厚測定 2. 半導体パラメータアナライザによる I-V 測定
2.1 Id-Vd 測定 2.2 Id-Vg 測定 2.3 Ig-Vg 測定
3. LCR メータによる C-V 測定 3.1 C-f 測定 3.2 C-V 測定 3.3 移動度算出
17
第 4 章 GaN MOSFET の DC 特性評価
4.1 I-V 特性
4.1.1 ID-VD特性 今回作製した MOSFET のうちチャネル層をアイソレーション条件でエッチングした
MOSFET(ISO)の ID-VD測定を行なった(図 4.2.1(a)～図 4.2.2(b)。測定には、半導体パラメ
ータアナライザ (Agilent 4155C)を使用した。測定したトランジスタは仮想ゲート長 819μm、ゲート幅 94μm の RingFET である。ゲート電圧 Vgを-15V から 1V step で印加し、
ドレイン電圧 VDは 0V～20V まで 0.5V step で測定した。 ＜MOSFET(ISO) 絶縁膜アニール違い＞
18
Vg=-15V to 10V Step 1V
0
1
2
3
4
5
6
7
8
0 2 4 6 8 10 12 14 16 18 20
Drain Voltage(V)
Dra
in C
urr
ent(
mA
)
図 4.1.1(a) オーミックアニール MOSFET(ISO) ID-VD特性
図 4.1.1(a)から、しきい値電圧は、Vg=-9 程度であると判断できる。
19
Vg=-10V to 10V Step 1V
0
1
2
3
4
5
6
7
8
0 2 4 6 8 10 12 14 16 18 20
Drain Voltage(V)
Dra
in C
urr
ent(
A)
図 4.1.1(b) 絶縁膜アニール N2 1000℃ 10min MOSFET(ISO) ID-VD特性
図 4.1.1(b)から、しきい値電圧は Vg=-3V 程度であると判断でき、これもノーマリオフデ
バイスの動作を示した。図 4.2.1(a)と比べしきい値電圧は高くなっている。これは、窒素ア
ニールによって SiO2/GaN 界面の特性が変化したためだと考えられる。
20
Vg=-15V to 10V Step 1V
0
1
2
3
4
5
6
7
8
0 2 4 6 8 10 12 14 16 18 20
Drain Voltage(V)
Dra
in C
urr
ent(
mA
)
図 4.1.1(c) 絶縁膜アニール N2 1100℃ 10min の MOSFET(ISO) ID-VD特性
図 4.1.1(c)から、しきい値電圧は Vg=0V 程度であると判断できる。図 4.2.1(b)よりもさら
にしきい値電圧が高くなっている。これは、アニール温度が高くなったことにより界面へ
の影響が強くなったためだと考えられる。
21
Vg=-15V to 10V Step 1V
0
1
2
3
4
5
6
7
8
0 2 4 6 8 10 12 14 16 18 20
Drain Voltage(V)
Dra
in C
urr
ent(
mA
)
図 4.1.1(d) 絶縁膜アニール O2 600℃ 10min MOSFET(ISO) ID-VD特性
図 4.1.1(d)から、しきい値電圧は Vg=0V～-9V 程度であると判断でき、図 4.2.1(a)とほぼ
同じ特性を示している。これは、アニール温度が低かったために界面への影響が弱かった
ためだと考えられる。
22
Vg=-15V to 20V Step 1V
0
1
2
3
4
5
6
7
8
0 2 4 6 8 10 12 14 16 18 20
Drain Voltage(V)
Dra
in C
urr
ent(
mA
)
図 4.1.1(e) 絶縁膜アニール O2 850℃ 10min MOSFET(ISO) ID-VD特性 図 4.1.1(e)から、しきい値電圧は Vg=2V 程度であると判断でき、ノーマリオフデバイス
の動作を示している。しかし、窒素アニールのサンプルに比べ、ゲート電圧増加時のドレ
イン電流の増加が少なくなっている。これは、酸素がチャネル層へ拡散しチャネル層が高
抵抗化したためだと考えられる。
23
Vg=-15V to 10V Step 1V
0
1
2
3
4
5
6
7
8
0 2 4 6 8 10 12 14 16 18 20
Drain Voltage(V)
Dra
in C
urr
ent(
mA
)
図 4.1.1(f) N2 1000℃ 10min+ O2 850℃ 10minMOSFET(ISO) ID-VD特性
図 4.1.1(f)から、しきい値電圧は Vg=-1V 程度であると判断できる。同じ条件で酸素アニ
ールをした図 4.2.1(e)よりもドレイン電流の増加量が多いことから、窒素アニールによりチ
ャネル層の高抵抗化が防がれていると考えられる。
24
＜MOSFET(ISO) チャネル表面処理違い＞
Vg=-15V to 20V Step 1V
0
0.2
0.4
0.6
0.8
1
1.2
1.4
1.6
1.8
0 2 4 6 8 10 12 14 16 18 20
Drain Voltage(V)
Dra
in C
urr
ent(
mA
)
図 4.1.2(a) N2処理 MOSFET(ISO) ID-VD特性
図 4.1.2(a)から、しきい値電圧は Vg=10V 程度であると判断でき、ノーマリオフデバイス
の動作を示している。他のデバイスに比べ大きく電流量は減っている。これは GaN 表面の
N2 処理により窒素がチャネル層に拡散しチャネル層が高抵抗化したためだとかんがえら
れる。
25
Vg=-15V to 20V Step 1V
0
1
2
3
4
5
6
7
8
0 2 4 6 8 10 12 14 16 18 20
Drain Voltage(V)
Dra
in C
urr
ent(
mA
)
図 4.1.2(b) Cl2処理 MOSFET(ISO) ID-VD特性 図 4.1.2(b)から、しきい値電圧は Vg=7V 程度であると判断でき、ノーマリオフデバイス
の動作を示している。しきい値電圧のシフトはあったが、図 4.2.2(a)のようなドレイン電流
の減少は見られなかった。 ID-VD測定のまとめ
今回の ID-VD測定の結果、以下のことが判明した。 ・ N2雰囲気中1000℃の絶縁膜アニールにより、SiO2/GaNの界面準位密度が減少し、
ドレイン電流は大きく増大する。 ・ O2 雰囲気中の絶縁膜アニールでは、850℃で GaN 結晶中に酸素が拡散し、チャネ
ル抵抗を高抵抗かさせる。
・ N2表面処理により、N2 が GaN 結晶中に拡散し、チャネル層を高抵抗化させる。
26
4.1.2 Ig-Vg 特性 MOSFET の絶縁膜アニールによるゲートリーク電流の比較と絶縁膜の違いによるゲー
トリーク電流の比較を行なった(図 4.2.1~2)。測定には半導体パラメータアナライザ
(Agilent 4155C)を使用した。測定したトランジスタは仮想ゲート長 819μm、ゲート幅 94μm の RingFET である。ゲート電圧は-20V～20V まで印加した。ゲート電圧の step は
0.1V である。ドレイン電圧 VDは全て 0.1V を印加している。 ＜MOSFET(ISO) 絶縁膜アニール違い＞
1.0E-14
1.0E-13
1.0E-12
1.0E-11
1.0E-10
1.0E-09
1.0E-08
1.0E-07
1.0E-06
1.0E-05
1.0E-04
1.0E-03
-20 -10 0 10 20Gate Voltage(V)
Dra
in C
urr
ent(
A)
Ormic anneal
N2 1000℃
N2 1100℃
O2 600℃
O2 850℃
N2+O2 anneal
図 4.2.1 絶縁膜アニール違い MOSFET(ISO)のゲートリーク特性
ゲートリーク電流は絶縁膜アニールの違いによらず低リーク電流値を示した。N2
1000℃の絶縁膜アニールによりわずかに絶縁特性が悪くなったが、ゲートリーク電流に
よるトランジスタ特性への影響は少ないと考えられる。
27
＜MOSFET(ISO) チャネル表面処理違い＞
1.0E-14
1.0E-13
1.0E-12
1.0E-11
1.0E-10
1.0E-09
1.0E-08
1.0E-07
1.0E-06
1.0E-05
1.0E-04
1.0E-03
-20 -10 0 10 20Gate Voltage(V)
Dra
in C
urr
ent(
A)
硝フッ酸
硝フッ酸+塩素処理
硝フッ酸+N2処理
図 4.2.2 チャネル表面処理違い MOSFET(ISO)のゲートリーク特性
ゲートリーク電流はチャネル表面処理の違いによらず低リーク電流値を示した。硝フッ
酸処理だけのものがわずかに絶縁特性が悪くなったが、ゲートリーク電流によるトランジ
スタ特性への影響は少ないと考えられる。
28
4.1.3 ID-Vg特性 MOSFET の絶縁膜アニールによるドレイン電流の比較を行なった。測定には半
導体パラメータアナライザ(Agilent 4155C)を使用した。測定したトランジスタは
仮想ゲート長 819μm、ゲート幅 94μm の RingFET である。Vd=0.1 でゲート電
圧は-20V～20V まで印加した。ゲート電圧の step は 0.1V である。ドレイン電圧
VDは全て 0.1V を印加している。
＜MOSFET(ISO) 絶縁膜アニール違い＞
0
20
40
60
80
100
120
-20 -10 0 10 20Gate Voltage(V)
Dra
in C
urr
ent(
μA
)
Ormic anneal
N2 1000℃
N2 1100℃
O2 600℃
O2 850℃
N2+O2 anneal
図 4.3.1 絶縁膜アニール違い MOSFET(ISO)の ID-Vg特性
図 4.3.1 から、絶縁膜アニールを施したことで、しきい値電圧は変動した。これは、絶縁
膜アニールによる SiO2膜中の電荷量が変化したことや、GaN と SiO2界面準位密度が変化
したことが原因と考えられる。
29
次に、サブスレショルド領域の微小電流について考察を進める。しきい電圧値付近では、
反転層の電子数はしきい電圧を境としてステップ関数的に変化するのではなく、弱反転と
呼ばれる領域から強反転領域へ連続的に変化している。このため、しきい電圧を境界とし
てドレイン電流がステップ関数的に出現するのではなく、ゲート電圧の低い領域から連続
的に増加する。電子数が表面電位に対し指数関数的に増加することから、ドレイン電流も
ゲート電圧に対し指数関数的に増加する。そこで、図 4.2.6(a)にドレイン電流の対数表示し
たものを示す。 対数グラフにおける電流-電圧特性の傾き[1/δlog（ID）/δVg]をサブスレショルド領域に
おけるサブスレショルドスロープと呼び、電流１桁変化させるゲート電圧をもってその大
きさを示す。MOSFET をスイッチングトランジスタとして使用するとき、サブスレショル
ドスロープは小さいほど好ましい。
1.0E-12
1.0E-11
1.0E-10
1.0E-09
1.0E-08
1.0E-07
1.0E-06
1.0E-05
1.0E-04
1.0E-03
-20 -10 0 10 20Gate Voltage(V)
Dra
in C
urr
ent(
A)
Ormic anneal
N2 1000℃
N2 1100℃
O2 600℃
O2 850℃
N2+O2 anneal
図 4.3.2 絶縁膜アニール違い MOSFET(ISO)の log ID-Vg特性
N2 1000℃アニールのサンプルでは立ち上がりが二段になっている。 O2 600℃やオーミックアニールのみのサンプルでは、オフ状態で GaN 層でのリークが見
られる。
30
表 4.3.1 絶縁膜アニール違い MOSFET(ISO)のサブスレショルドスロープ Slope(V/dec)
Ohmic Anneal 1.11
N2 1000℃ 0.266
N2 1100℃ 1.25
O2 600℃ 0.784
O2 850℃ 0.46
N2 1000℃+O2 850℃ 0.273
結果から、スロープ特性は 0.266V/dec と N2 1000℃の絶縁膜アニールを施した
サンプルのサブスレショルドスロープが最も小さくなり、N2 1100℃以外の条件の
アニールサブスレッシュホールドスロープが改善されていることがわかった。
31
MOS 系をゲート電極‐ゲート絶縁膜容量 COX‐GaN 表面‐空乏層容量 Cd‐基板の直列
結合と考える。ゲート電圧を⊿Vg 変化させると、GaN 表面電位φｓは⊿Vg/α変化する。
ここで、
OX
D
CC
+= 1α ・・・・・・・・・・式(4.2.1)
と表せ、図 4.2.7 のようにゲート電極直下の構造は２つの容量の直列接続とみなせる。ここ
で、COXは単位面積あたりの酸化膜容量、Cdは空乏層容量である。 しきい電圧以下では、チャネル内のごく少量の電荷を無視するならば、COXと Cdがゲー
ト電圧の分圧器として働く。ドレイン電流が GaN 表面電子量n に比例すると考えると、
)exp()exp(kTVq
kTq
Id gS
αφ Δ
=∝ ・・・・・・・・・・式(4.2.2)
であるから、サブスレショルドスロープ S は exp の中身に比例し、
( )
α⎟⎟⎠
⎞⎜⎜⎝
⎛
=
qkT
dVIdS gD
10ln~
/log/1 ・・・・・・・・・・式(4.2.3)
となる。これはα＝１、常温（300K）で約 59.4ｍV/dec となる。 これは MOS 系がゲート容量と空乏層容量から成り立っていると仮定したが、実際の
MOS 系ではそのほかにも界面準位などの寄生容量が存在する。界面準位は電荷を捉えたり
放したりして容量のように振舞い、等価容量 CSであらわせる。これを踏まえて、α式を考
えると、
OX
S
OX
d
CC
CC
++= 1α ・・・・・・・・・・式(4.2.4)
となる。よって、界面準位の多い、質の悪いゲート酸化膜を形成すると、サブスレショル
ドスロープが大きくなる。 今回解析をするにあたり、簡単化のために空乏層容量 Cdを 0 として、界面準位の等価容
量 CSを求めた。さらに、得られた等価容量を電荷量q で割り界面準位密度 SSQ を算出した。 結果を表 4.3.2 にまとめる。
32
表 4.3.2 絶縁膜アニール違い MOSFET(ISO)の界面準位の等価容量と界面準位密度 Cs(F/cm2) Qss(個/eVcm2)
Ohmic Anneal 6.01×10-7 3.75×1012
N2 1000℃ 1.18×10-7 7.38×1011
N2 1100℃ 6.81×10-7 4.25×1012
O2 600℃ 4.14×10-7 2.59×1012
O2 850℃ 2.29×10-7 1.43×1012
N2 1000℃+O2 850℃ 1.22×10-7 7.63×1011
結果より、界面準位密度が約 4.25×1012個/eV・cm2以下であった。また、N2 1000℃ア
ニールのサンプルでは 7.38×1012個/eV・cm2とオーミックアニールのみのサンプルに比べ
大幅な改善が見られた。
S D
i-GaN
AlGaNCOX
CD
G
S D
i-GaN
AlGaNCOX
CD
G
図 4.2.7 理想の MOS ゲート容量と空乏層容量
S D
i-GaN
AlGaNCOX
CDCS
G
S D
i-GaN
AlGaNCOX
CDCS
S D
i-GaN
AlGaNS D
i-GaN
AlGaNCOX
CDCS
G
図 4.2.8 界面準位を考慮した MOS ゲート容量と空乏層容量
33
＜MOSFET(ISO) チャネル表面処理違い＞ TEOS MOSFET と同様にシラン系 MOSFET もサブスレショルドスロープから界面準
位密度を求めた。結果を、以下に示す。
0
20
40
60
80
100
120
-20 -10 0 10 20Gate Voltage(V)
Dra
in C
urr
ent(
μA
)
硝フッ酸
硝フッ酸+塩素処理
硝フッ酸+N2処理
図 4.3.3 チャネル表面処理違い MOSFET(ISO)の ID-Vg特性
図 4.3.3 から、表面処理によってしきい値電圧が変化していることがわかる。
N2 処理を施したものはドレイン電流値が大幅に低下していることがわかる。これは窒素
が GaN 結晶中に拡散し、チャネル層が高抵抗化したためだと考えられる。 塩素処理を施したものは立ち上がりが急峻になっていることがわかる。
34
1.0E-12
1.0E-11
1.0E-10
1.0E-09
1.0E-08
1.0E-07
1.0E-06
1.0E-05
1.0E-04
1.0E-03
-20 -10 0 10 20Gate Voltage(V)
Dra
in C
urr
ent(
A)
硝フッ酸
硝フッ酸+塩素処理
硝フッ酸+N2処理
図 4.3.4 チャネル表面処理違い MOSFET(ISO)の log ID-Vg特性
N2 処理でオフ状態でのドレイン電流が減少している。これは、窒素が GaN 結
晶中に拡散したためにチャネル層が高抵抗化したためだと考えられる。しかし、
そのためにおん状態でのドレイン電流も減少している。 N2 処理、塩素処理ともに界面準位密度は増えている。
表 4.3.3 チャネル表面処理違い MOSFET(ISO)の界面特性のまとめ Slope(V/dec) α Cs(F/cm2) Qss(個/eVcm2)
硝フッ酸 0.266 4.47 1.18×10-7 7.38×1011
硝フッ酸+塩素処理 0.364 6.11 1.74×10-7 1.09×1012
硝フッ酸+N2処理 0.680 11.42 3.55×10-7 2.22×1012
35
4.2 本章のまとめ 本章では、GaN MOSFET の DC 解析を中心に述べてきた。本章により判明したことを
まとめる。
・ N2 1100℃の絶縁膜アニールにより、AlGaN/GaN エピ中に窒素が拡散しデバイスの
特性を悪化させた。 ・ N2 処理により、AlGaN/GaN エピ中に窒素が拡散しデバイスの特性を悪化させた。 ・ アニールによる界面特性の改善が確認できた。特に N2 1000℃の絶縁膜アニールで
7.38×1011 と良好な界面準位密度が確認された。 ・ GaN 表面への処理による界面特性の変化がかくにんできた。
これらのことを踏まえて、次章で GaN MOSFET の AC 解析について述べる。
36
第 5 章 GaN MOSFET の AC 特性評価
5.1 AFM 測定結果 C-V 測定の結果と組み合わせて、比誘電率εS を求めるために、AFM による膜厚測定を
行なった。結果を図 5.1.1 に示す。
図 5.1.1 AFM による絶縁膜厚の測定結果
この結果と、C-V 測定から SiO2の比誘電率を計算した結果、比誘電率 4.06 となった。
37
5.2 C-V 特性
5.2.1 C-f 特性 MOSFET の絶縁膜アニールによる C-f 特性の比較と絶縁膜の違いによる C-f 測定の比較
を行なった(図 5.2.1(a)～(e))。測定には LCR メータ(HP 4284A)を使用した。測定したトラ
ンジスタは仮想ゲート長 819μm、ゲート幅 94μm の RingFET である。C-f 測定は、ゲー
ト電圧は 0V または 5V に設定し、周波数を 20Hz～1MHz まで掃引した。また、C-V 測定
では、ゲート電圧は-15V～15V まで 0.1Vstep で印加した。 C-V 測定の前に C-f 測定を行なったのは、C-f 測定により C-V 測定時の測定周波数を決め
るためである。結果を図 5.2.1(a)～(e)に結果を示す。 ＜MOSFET(ISO) 絶縁膜アニール違い＞
0
5
10
15
20
25
30
35
40
1 10 100 1000 10000 100000 1000000
Frequency(Hz)
Capacit
ance(p
F)
Ohmic anneal
N2 1000℃
N2 1100℃
O2 850℃
O2 600℃
N2 1000℃+O2 850℃
図 5.2.1(a) 絶縁膜アニール違い MOSFET(ISO)の C-f 特性
C-f 測定の結果より、周波数が 100kHz 以上になると若干容量が低下して見えることが判
明する。また、MOSFET の容量は 100kHz 前後でほぼ一定の値を示しており、C-V 測定に
用いる周波数は 100kHz が望ましいので、今回の C-V 測定の測定周波数は、100kHz とし
た。
38
＜MOSFET(ISO) チャネル表面処理違い＞
0
5
10
15
20
25
30
35
40
1 10 100 1000 10000 100000 1000000
Frequency(Hz)
Capacit
ance(F
)
硝フッ酸
硝フッ酸＋塩素処理
硝フッ酸＋N2処理
図 5.2.1(b) チャネル表面処理違い MOSFET(ISO)の C-f 特性 C-f 測定の結果より、周波数が 100kHz 以上になると若干容量が低下して見えることが判
明する。また、MOSFET の容量は 100kHz 前後でほぼ一定の値を示しており、C-V 測定に
用いる周波数は 100kHz が望ましいので、今回の C-V 測定の測定周波数は、100kHz とし
た。
39
5.2.2 C-V 特性 MOSFET の絶縁膜アニールによる C-V 特性の比較を行なった(図 5.2.2(a)～(e))。測定に
は LCR メータ(HP 4284A)を使用した。測定したトランジスタは仮想ゲート長 819μm、
ゲート幅 94μm の RingFET である。ゲート電圧は-20V～20V まで印加し、ゲート電圧
0.1V ステップで C-V 測定を行なった。また、ゲート電圧を-20V～20V まで掃引したとき
を Fw と表記し、20V～-20V まで掃引したときを Re と表記している。 ＜MOSFET(ISO) 絶縁膜アニール違い＞
0
5
10
15
20
25
30
35
-20 -10 0 10 20Gate Vol tage(V)
Capacit
ance(p
F)
Ormic Anneal_Fw
Ormic Anneal_Re
N2 1000℃_Fw
N2 1000℃_Re
N2 1100℃_Fw
N2 1100℃_Re
O2 600℃_Fw
O2 600℃_Re
O2 850℃_Fw
O2 850℃_Re
N2 1000℃+O2 850℃_Fw
N2 1000℃+O2 850℃_Re
図 5.2.2(a) TEOS SiO2 MOSFET の C-V 特性
図 5.2.2(a)より、絶縁膜アニールによって ID-Vg 測定と同様に C-V 測定からも、しきい値
電圧の変化が確認できた。絶縁膜アニールの有無で容量の立ち上がりの変化は少ない。 しきい値電圧の変動に関しては、O2 600℃アニール以外の条件でしきい値電圧は正にシ
フトしている。特に O2 850℃での絶縁膜アニールでは大きく正にシフトしている。これは、
酸化膜ダングリングボンドが熱により変化したことや、SiO2/GaN 界面の絶縁膜アニールに
よるガリウムやシリコンの拡散が原因と考えられる。
40
＜MOSFET(ISO) チャネル表面処理違い＞
0
5
10
15
20
25
30
35
-20 -10 0 10 20
Gate Voltage(V)
Capacit
ance(p
F)
硝フッ酸_Fw
硝フッ酸_Re
硝フッ酸+Cl2処理_Fw
硝フッ酸+Cl2処理_Re
硝フッ酸+N2処理_Fw
硝フッ酸+N2処理_Re
図 5.2.2(c) シラン系 MOSFET(硝フッ酸処理あり)の C-V 特性
図 5.2.2(c)より、チャネル表面処理によって ID-Vg 測定と同様に C-V 測定からも、しきい
値電圧の変化が確認できた。また、表面処理を施したサンプルで容量の立ち上がりが急峻
になっている。このことは、I-V 測定でもとめた界面準位密度の値と矛盾している。 しきい値電圧の変動に関しては、N2 処理と塩素処理ともにしきい値電圧は正にシフトし
ている。この変化は GaN 結晶中に塩素や窒素が拡散したためだと考えられる。
41
C-V 測定のまとめ 今回の C-V 測定の結果、以下のことが判明した。 ・ 酸化膜に絶縁膜アニールをすると、しきい値電圧は正にシフトした。 ・ O2 850℃での絶縁膜アニールでしきい値の大きなシフトが確認できた。 ・ チャネル表面処理によって GaN 結晶中にまで塩素やが拡散し、しきい値電圧を正
にシフトさせる。 ・ 塩素処理や N2 処理によって、容量の立ち上がりは急峻になるが、界面準位密度は
良くならない。 ・ 硝フッ酸処理をせず絶縁膜アニールをすると、O2 1000℃以外の条件では、しきい
値電圧のシフト量が少ない。
42
5.3 移動度
5.3.1 移動度導出
電界効果移動度μFE
( )⎭⎬⎫
⎩⎨⎧ −−= 2
21
DDThGoxide
oxideD VVVV
tLWI μ
ε ・・・・・・・・・・式(3.2.1)
VDを VD<<VG－Vthとするため、VDの値は 0.1[V]とし、ドレイン電流の式を以下のよう
に近似した。
( ){ }DThGoxide
oxideD VVV
tLWI −≅ μ
ε ・・・・・・・・・・式(3.2.2)
相互コンダクタンスはその定義より、
G
Dm V
Ig
∂∂
= ・・・・・・・・・・式(3.2.3)
式（3.3.2）、式（3.3.3）より
Doxide
oxidem V
tLWg μ
ε= ・・・・・・・・・・式(3.2.4)
絶縁膜容量 C0は、
WLt
Coxide
oxideε=0 ・・・・・・・・・・式(3.2.5)
式（3.3.4）、（3.3.5）より電界効果移動度μFEは、
D
mFE CV
Lg 2
=μ ・・・・・・・・・・式(3.2.6)
となる。 なお、 VG：ゲート電圧、Vth：しきい値電圧、VD：ドレイン電圧、L：ゲート長 W：ゲート幅、ε：比誘電率、toxide：絶縁膜の厚さ である。
43
実効移動度μeff
図 5.3.1 MOS トランジスタの ID－VG特性
B 点の接線の傾きが接線μFEである。また、勾配最大点の接線と、VG軸の好転が、し
きい電圧 Vthである。このしきい電圧 Vthと B 点との線の傾きが実効移動度μeffである。 つまり、実効移動度は B 点までを積分した相互コンダクタンス、キャパシタンスの値
を用いることで、実行移動度を算出することになる。よって、実効移動度の式は、
∫∫=
CdVV
dVgL
D
meff
2
μ ・・・・・・・・・・式(3.2.7)
と表せる。
Vg
ＩＤ
0
B
A
μFE
Vth
μeff
Vg
ＩＤ
0 Vg
ＩＤ
0 Vg
ＩＤ
0
B
A
μFE
Vth
μeff
44
5.3.2 電界効果移動度 I-V 測定と C-V 測定の結果から電界効果移動度を導出した。 ＜MOSFET(ISO) 絶縁膜アニール違い＞
0
50
100
150
200
250
-20 -10 0 10 20
Gate Voltage[V]
Dri
ft M
obilit
y[c
m2/V
s]
Ormic anneal
N2 1000℃
N2 1100℃
O2 600℃
O2 850℃
N2 1000℃＋O2 850℃
図 5.3.2(a) 絶縁膜アニール違い MOSFET(ISO)の電界効果移動度
図 5.3.2(a)では立ち上がり電圧付近で山形に移動度が上がっている。これは、FET にし
きい値の違う箇所が直列に並んでいるために立ち上がり電圧付近で電流値が急峻に立ち上
がるためである。全体の傾向としては N2 雰囲気中でアニールしたサンプルで移動度が上
がっていることが確認できる。
45
＜MOSFET(ISO) チャネル表面処理違い＞
0
20
40
60
80
100
120
140
160
180
200
-20 -10 0 10 20
Gate Voltage[V]
Dri
ft M
obilit
y[c
m2/V
s]
硝フッ酸処理
硝フッ酸処理＋塩素処理
硝フッ酸処理＋N2処理
図 5.3.2(b) チャネル表面処理違い MOSFET(ISO)の電界効果移動度
図 5.3.2(b)でも立ち上がり電圧付近で山形に移動度が上がっている。N2 処理を施したサ
ンプルでは大きく移動度が下がっている。これは、窒素が GaN 結晶中へ拡散したことによ
り、チャネル層が高抵抗化したためだと考えられる。
46
5.3.3 実効移動度 I-V 測定と C-V 測定の結果から実効移動度を導出した。 ＜MOSFET(ISO) 絶縁膜アニール違い＞
0.0
20.0
40.0
60.0
80.0
100.0
120.0
140.0
-20 -10 0 10 20
Gate Voltage[V]
Dri
ft M
obilit
y[c
m2/V
s]
Ormic anneal
N2 1000℃
N2 1100℃
O2 600℃
O2 850℃
N2 1000℃＋O2 850℃
図 5.3.3(a) 絶縁膜アニール違い MOSFET(ISO)の実効移動度
表 5.3.3(a) TEOS SiO2 MOSFET の最大実効移動度
最大実効移動度 cm2/Vs Ohmic Anneal 104
N2 1000℃ 121
N2 1100℃ 126
O2 600℃ 95
O2 850℃ 100
N2 1000℃+O2 850℃ 129
図 5.3.3(a)と表 5.3.3(a)より、MOSFET の最大電界効果移動度は、N2 雰囲気中の絶縁膜
アニールに高くなっている。一方 O2 雰囲気中のアニールで移動度の改善は見られない。ま
た、N2 1100℃の絶縁膜アニールを施すと移動度の立ち上がり具合は緩やかになっている。
これは、N2 1100℃の絶縁膜アニールによりチャネル部分に存在する界面準位密度が増加し
たからである。
47
＜MOSFET(ISO) チャネル表面処理違い＞
0
20
40
60
80
100
120
140
160
-20 -10 0 10 20
Gate Voltage[V]
Dri
ft M
obilit
y[c
m2/V
s]
硝フッ酸処理
硝フッ酸処理＋塩素処理
硝フッ酸処理＋N2処理
図 5.3.3(b) チャネル表面処理違い MOSFET(ISO)の実効移動度
表 5.3.3(b) チャネル表面処理違い MOSFET(ISO)の最大実効移動度
最大実効移動度 cm2/Vs 硝フッ酸 121
硝フッ酸+塩素処理 134 硝フッ酸+N2処理 65
図 5.3.3(b)と表 5.3.3(b)より、MOSFET の最大実効移動度はチャネル表面処理によって
へんかした。特に N2 処理を施したサンプルでは大きく移動度が下がっている。これは、窒
素が GaN 結晶中へ拡散したことにより、チャネル層が高抵抗化したためだと考えられる。 塩素処理を施したサンプルで最大実効移動度 134cm2/Vs と良好な結果が出ている。
48
5.3.4 実効移動度エッチング条件依存性 今までゲート直下をアイソレーション条件でエッチングしたサンプルで絶縁膜アニー
ル依存性やチャネル表面処理依存性を比較してきたが、この段ではゲートしたエッチング
条件の違う MOSFET の I-V を測定し、寸法と絶縁膜の誘電率から容量を計算し、実効移
動度の比較を行った。測定したトランジスタは仮想ゲート長 590μm、ゲート幅 10μmの RingFET である。比較を行ったサンプルは硝フッ酸処理 N2 1000℃ 10min アニール
と硝フッ酸処理 N2 1000℃ 10min＋O2 850℃ アニールのものである。
0
50
100
150
200
250
-20 -10 0 10 20Gate Voltage[V]
Dri
ft M
obilit
y[c
m2/V
s]
GATE MESA
GATE MESA + ISOISO
図 5.3.4(a) N2 1000℃アニール MOSFET の実効移動度
図 5.3.4(a)より、エッチング条件によって移動度が変化していることが確認できる。
GATE MESA 条件のものでは最大実効移動度で 181 cm2/Vs と高い移動度を示している。
これは、エッチング時の GaN 表面へのダメージがアイソレーション条件にくらべて少な
かったので界面特性がよくなったためだと考えられる。
49
0
50
100
150
200
250
-20 -10 0 10 20
Gate Voltage[V]
Cri
ft M
obilit
y[c
m2/V
s]
GATE MESAGATE MESA + ISOISO
図 5.3.4(b) N2 1000℃+O2 850℃アニール MOSFET の実効移動度
図 5.3.4(b)でもエッチング条件によって移動度が変化していることが確認できる。この
サンプルでは、GATE MESA 条件のもので最大実効移動度 199 cm2/Vs と今回測定したサ
ンプルの中で一番高い値を示したが、最大値を示したあとはすぐに移動度が下がっている。
これはエッチングのエッジ部分が高抵抗になっているためだと考えられる。
移動度のまとめ 今回の移動度測定の結果、以下のことが判明した。 ・ N2 雰囲気中でのアニールで移動度が高くなることが確認できた。 ・ N2処理を行うことで移動度が低下することがわかった。 ・ GATE MESA 条件でエッチングを行い、硝フッ酸処理をして N2 1000℃+O2 850℃
の絶縁膜アニールをしたサンプルで、最大実効移動度 199cm2/V・s を実現した。
50
5.4 本章のまとめ 本章では、GaN MOSFET の AC 解析を中心に述べてきた。本章により判明したことを
まとめる。 ・ 酸化膜で比誘電率 4.06 となった。 ・ 絶縁膜アニールによりしきい値電圧のシフトを確認した。 ・ チャネル層のエッチング条件による移動度の変化が確認できた。
GATE MESA 条件でエッチングを行い、硝フッ酸処理をして N2 1000℃+O2 850℃の絶縁
膜アニールをしたサンプルで、、最大実効移動度 199cm2/V・s を実現した。
51
第 6 章 本研究のまとめ
6.1 本研究のまとめと今後の課題 本章では、4 章、5 章で判明した MOSFET の特性についてのまとめを述べる。
4 章では MOSFET の I-V 特性を解析した。今回使用したシラン系 SiO2膜は Iｇ-Vg 測定
からゲートリークを 10-9A 以下に抑えられていた。 さらに MOSFET に対して ID-Vg 測定をした。絶縁膜アニールの違いによりしきい値電圧
がシフトし、サブスレショールドスロープも変化した。 サブスレショールドスロープを用いて導出した界面準位密度から、N2 雰囲気中 1000℃
でアニールしたものは 7.38×1011個/cm2･eV オーダーと良好な界面特性となった。 第 5 章では、MOSFET(ISO)について C-V 測定を中心に解析を進めた。AFM による膜厚
測定と C-V 測定から、酸化膜の比誘電率は、4.06 となった。C-V 測定でも ID-Vg測定と同
様に、絶縁膜アニールを施したことによるしきい値電圧の変化を確認した。 さらに、I-V 測定と C-V 測定の結果から実効移動度を計算した結果、N2 雰囲気中の絶縁
膜アニールによって移動度の向上が見られた。また、GATE MESA 条件でエッチングを行
い、硝フッ酸処理をして N2 1000℃+O2 850℃の絶縁膜アニールをしたサンプルで、最大実
効移動度 199cm2/V・s を実現した。 今後はチャネル層のエッチング条件の見直しや、エッチング後の表面処理によってさらな
る改善できると考えられる。
52
謝辞 本研究を行うにあたって終始御指導、助言をしてくださいました徳島大学ソシオテクノ
サイエンス研究部先進物質材料部門 大野泰夫教授、敖金平准教授に深く感謝いたします。
研究についてのアドバイスだけでなく、今後の人生についてのアドバイスや指導をしてい
ただき心より感謝しております。ありがとうございました。 共同研究として絶縁膜の成膜をしていただいた samco(株) の本山真一氏、外山氏をはじ
めとする皆様に深く感謝いたします。 本研究を進めるにあたり、適切な御指導とご教示を賜りました徳島大学ソシオテクノサ
イエンス研究部 酒井士郎教授、大宅薫教授、富永喜久雄助教授、直井美貴助教授、西野
克志助教授に心より感謝いたします。 装置運営やクリーンルームの運用などご協力いただきましたソシオテクノサイエンス研
究部総合技術センター 稲岡武技術職員、東知里氏、桑原明伸氏、山中卓也氏に深く感謝
いたします。 今年度の研究をするに当たり、測定補助をしてくださった赤松士郎氏(現徳島大学大学院
後期課程)に深く感謝いたします。 研究の基礎を教えていただき、大学院でも日々私のために研究環境を整えてくださった
中谷克俊氏（2010 年度修士卒）に深く感謝いたします。 研究室での苦楽を共にし、本研究を進める上で常に議論や助言、息抜きの手伝いまでし
ていただいた 阿部まみ氏、大森夕嘉 氏、黒田健太郎氏、竹内太郎氏、田上修二郎氏に
感謝いたします。 研究室生活や研究をバックアップしてくださった大野研究室のみなさま、ならびに酒井
研究室、富永研究室のみなさまに深く感謝いたします。 本研究を進めるにあたって試料や知識を提供いただきました 株式会社パウデックに深
く感謝いたします。
23 年 3 月 祖川 雄司
