PracticasElectronica Digital

PRÁCTICA 1

Nombre de la práctica: Compuertas Lógicas Básicas y sus Tablas de Verdad

Objetivo de la Práctica: Comprobar las tablas funcionales o de verdad de los componentes básicos Y (AND), O (OR), NO (NOT), NO-Y (NAND), NO-O (NOR), O-EXCLUSIVA (OREX) y NO-O-EXCLUSIVA (NOREX), utilizando circuitos integrados.

Duración: 2 horas.

Material necesario:

Fuente de voltaje de 5VUn DIP de 8 entradas6 LED (diodo emisor de luz, por sus siglas en inglés), no importa el color8 resistencias de 470 ohmsUna tablilla de conexiones (protoboard)Los siguientes circuitos integrados o equivalentes:

74F08 (4 compuertas Y de 2 entradas), 74H00 (4 compuertas NO-Y de 2 entradas), 74S32 (4 compuertas O de 2 entradas), 74LS02 (4 compuertas NO-O de 2 entradas), 74HCT86 (4 compuertas O EXC de 2 entradas) y 74AHCT266 (4 compuertas NO-O-EXC de 2 entradas)

Alambre para conexiones.

Autores Teléfono: 5729-6000

Prof. M. en C. Salvador Saucedo Flores extensión: 54632

Prof. Ing. Pablo Fuentes Ramos extensión: 54326

Alumno PIFI: Eduardo Flores Mejía extensión: 54629

COMPUERTA LÓGICA Y

La operación Y se ejecuta exactamente igual que la multiplicación ordinaria de unos y ceros. Una salida igual a 1 ocurre sólo en el único caso donde todas

las entradas son 1. La salida es cero en cualquier caso donde una o más entradas son 0.

La símbolo de la compuerta Y se muestra en la figura adjunta, en este caso una compuerta Y de 2 entradas. La salida de la compuerta Y es igual al producto Y de las entradas lógicas; es decir:

X = A B

En otras palabras, la compuerta Y es un circuito que opera en forma tal que su salida es ALTA, sólo cuando todas sus entradas son ALTAS. En todos los otros casos su salida en BAJA. La tabla de verdad para la compuerta Y se muestra a continuación:

Tabla de verdad

A B X = A B

0011

0101

0001

COMPUERTA LÓGICA O

La operación lógica O produce un resultado 1, cuando cualquiera de las variables de entrada es 1. La operación O, genera un resultado de 0 sólo cuando todas las variables de entrada son 0. En la adición, 1+1=1, 1+1+1=1, etc.

La compuerta O es un circuito que tiene 2 o más entradas y cuya salida es igual a la suma O de las entradas. La figura adjunta, muestra el símbolo correspondiente a una compuerta O de 2 entradas. Las entradas A y B son niveles de voltaje lógicos y la salida (o resultado) X es un nivel de voltaje lógico, cuyo valor es el resultado de la adición O de A y B; esto es:

X = A + B

En otras palabras, la compuerta O opera de tal forma que su salida es ALTA si las entradas A, B o ambas están en un nivel lógico 1. La salida de la compuerta O será BAJA, si las entradas están en un nivel lógico 0. A continuación se presenta la tabla de verdad de la compuerta O:

Tabla de verdad

A B X = A + B

0011

0101

0111

COMPUERTA LÓGICA NO

La operación NO difiere de las operaciones Y y O en que ésta puede efectuarse con una sola variable de entrada. Por ejemplo, si la variable A se somete a la operación NO, el resultado X se puede expresar como: X=A'=/A, donde el apóstrofe y la diagonal representan la operación NO (también se usa una barra sobrepuesta). La operación NO se conoce asimismo como inversor o complemento y estos términos se pueden usar como sinónimos.

El símbolo de la compuerta NO se muestra en la figura adjunta, el cual se conoce comúnmente como INVERSOR (inverter en inglés). Este circuito siempre tiene una sola entrada y su nivel lógico de salida siempre es contrario al nivel lógico de esta entrada; es decir:

X = A' = /A

A continuación se muestra la tabla funcional para la compuerta NO:

Tabla de verdad

A X = A'

01

10

COMPUERTAS LÓGICAS NO-Y y NO-O

Estas compuertas se utilizan intensamente en los circuitos digitales. En realidad combinan las operaciones básica Y, O y NO, las cuales facilitan su descripción mediante operaciones de álgebra booleana, como se verá posteriormente.

El símbolo correspondiente a una compuerta NO-Y de 2 entradas se muestra en la figura adjunta. Es el mismo que el de la compuerta Y, excepto por el pequeño círculo en su salida. Una vez más, este círculo denota la operación de inversión. De este modo la compuerta NO-Y opera igual que la Y seguida de un inversor; es decir:

X = (A B)' = A' + B'

La tabla de verdad de la compuerta NO-Y es:

Tabla de verdad

A B X = (A B)'

0011

0111

1110

El símbolo correspondiente a una compuerta NO-O de 2 entradas se muestra en la figura adjunta. Es el mismo que el de la compuerta O, excepto por un pequeño círculo en su salida. Una vez más, este círculo denota la operación de inversión. De este modo la compuerta NO-O opera igual que O seguida de un inversor; es decir:

X = (A + B)' = A' B'

La tabla de verdad de la compuerta NO-O es:

Tabla de verdad

A B X = (A + B)'

0011

0101

1000

COMPUERTAS LÓGICAS O EXCLUSIVA Y SU COMPLEMENTO

Existe otra compuerta de uso frecuente que es la O EXCLUSIVA (O EXC) y su complemento o dual NO O EXCLUSIVA (NO O EXC).

En la la compuerta O EXC, la salida será 1 sólo si una del total de las entradas está en 1 o el número de entradas con valor 1 es impar, y la salida será 0 si el número de entradas en 1 es par o todas las entradas están en 0; aquí se aplica una frase de la lógica de proposiciones, para dos entradas: una entrada u otra en uno pero no ambas.

El símbolo propuesto para la compuerta O EXC se muestra en la figura adjunta, siendo la expresión de salida de la compuerta:

X = (A B') + (A' B) = A O EXC B

La tabla de verdad para esta compuerta es:

Tabla de verdad

A B X = A O EXC B

0011

0101

0110

La compuerta NO O EXC, en realidad combina las operaciones de las compuertas O EXC y NO. El símbolo correspondiente se muestra en la figura adjunta. Es el mismo que el de la compuerta O EXC excepto por el pequeño círculo en su salida. Una vez más este círculo denota la operación de inversión. De este modo la compuerta NO O EXC opera igual que la O EXC seguida de un inversor; es decir:

X = (A B)(A' B') = (A O EXC B)' = A NO O EXC B

La tabla de verdad de esta compuerta es:

Tabla de verdad

A B X = A NO O EXC B

0011

0101

0110

PROCEDIMIENTO EXPERIMENTAL

Armar el siguiente circuito topológico para comprobar las tablas de verdad.

El circuito topológico también puede presentarse de la siguiente forma equivalente:

De los diagramas anteriores, se observa que en el LED (diodo emisor de luz) D1 se comprobará la compuerta Y de dos entradas; en D2 la tabla de verdad de la compuerta NO-Y de 2 entradas, y así sucesivamente.

A continuación se muestra la configuración interna de los circuitos integrados usados en los diagramas topológicos anteriores.

CUESTIONARIO

En una compuerta Y de 2 entradas; si en una de sus entradas recibe un 0 y en la otra un 1, ¿Cuál es su salida?

Si una compuerta NO-Y recibe las mismas señales de entrada de la pregunta anterior, ¿Cuál es su salida?

Si a una compuerta O llegan a sus entradas 2 unos, ¿Cuál es su salida?

Si en el circuito de la práctica se desconectan las entradas 1 y 2 del DIP, ¿Qué es lo que pasa el los diodos emisores de luz (LED)?

En un circuito integrado TTL (Transistor-Transistor-Logic, lógica-transistor-transistor) en las entradas de cualquier compuerta, por definición, se considera ¿un 1 o un 0?

¿Qué es lo que pasa con un LED si se conecta en polarización inversa?

¿A qué rango de voltaje se le considera un 1 lógico? ¿A qué rango de voltaje se le considera un 0 lógico?

PRÁCTICA 2

Nombre de la práctica: Álgebra de Boole

Objetivo de la práctica: Comprobar en el laboratorio el diseño optimizado de un circuito utilizando el álgebra de Boole; reportando ventajas que se obtienen.

Duración: Dos horas

Material necesario:

Una fuente de voltaje de 5V2 DIP3 LED (no importa el color)11 resistencias de 470ohms2 tablillas de conexionesLos siguientes circuitos integrados

Dos 74LS10 (3 compuertas NO-Y de 3 entradas, dos 74LS11, dos 74LS04, dos 74LS32 (4 compuertas O de 2 entradas) y un 74LS21






Dado el siguiente logigrama de un circuito lógico:

La función de salida Z del circuito anterior es:

Z(A,B,C,D) = A'BC' + A'B'C'D + B'C'D

La tabla de verdad de Z es:

A B C D A'BC' A'B'C'D B'C'D Z

0000000011111111

0000111100001111

0011001100110011

0101010101010101

0000110000000000

0100000000000000

0100000001000000

0100110001000000

Y el circuito topológico, para generar Z, es:

Simplificando Z, utilizando el álgebra de Boole, se tiene:

Z(A,B,C,D) = A'BC' + A'B'C'D + B'C'D = A'BC' + B'C'D(A' + 1) = A'BC' + B'C'D

El logigrama de la función reducida del circuito es:

La tabla de verdad de la función reducida es:

A B C D A'BC' B'C'D Z

0000000011111

0000111100001

0011001100110

0101010101010

0000110000000

0100000001000

0100110001000

111

111

011

101

000

000

000

Y su circuito topológico es:

Se puede construir el circuito reducido empleando sólo compuertas NO-Y, para lo cual se complementa 2 veces la función y se aplica uno de los complementos, tal como se indica a continuación:

Z(A,B,C,D) = (A'BC' + B'C'D)'' = [(A'BC')' (B'C'D)']'

El logigrama para esta función es:

La tabla de verdad es:

A B C D (A'BC')' (B'C'D)' Z

0000

0000

0011

0101

1111

1011

0100

000011111111

111100001111

001100110011

010101010101

001111111111

111110111111

110001000000

Finalmente, el circuito topológico es:


1. Armar los tres circuitos topológicos anteriores: El original, el reducido y el realizado sólo con compuertas NO-Y.

2. Reportar ventajas y desventajas de la utilización del álgebra de Boole.

3. Como recomendación: Los circuitos reducido y el realizado a base de compuertas NO-Y, armarlo en una misma tablilla de conexiones, utilizando las

mismas señales de DIP.

CUESTIONARIO

1. ¿Cuál es el costo del circuito original?

2. ¿Cuál es el costo del circuito reducido?

3. ¿Cuál es el costo del circuito con compuertas NO-Y?

4. ¿Qué ventajas se obtiene al utilizar el álgebra de Boole?

5. ¿Encontraste alguna diferencia en la señal de salida de los 3 circuitos anteriores?

6. Si ocuparas alguno de los tres circuitos anteriores, ¿cuál utilizarías? y ¿por qué?

PRÁCTICA 3

Nombre de la práctica: Mapas de Karnaugh.

Objetivo de la práctica: Comprobar la importancia de los mapas de Karnaugh en la minimización de funciones de conmutación, basándose en la suma de productos.

Duración: 4 horas.

Material necesario:

Una fuente de voltaje de 5V2 DIP de 8 entradas2 LED (no importa el color)14 resistencias de 470 ohms2 tablillas de conexiones (protoboard)Los siguientes circuitos integrados:

Dos 74H04, tres 74F08 (4 compuertas Y de 2 entradas), tres 74S32 (4 compuertas O de 2 entradas) y dos 7421.






PROBLEMA 1

Las 4 líneas que entran al circuito lógico combinacional que se ilustra en el diagrama a bloques de la figura adjunta, llevan un dígito decimal codificado en binario. Es decir, los equivalentes binarios de los dígitos decimales 0-9 pueden aparecer en las líneas A, B, C, D. El bit más significativo es A.

Las combinaciones de valores correspondientes a los equivalentes binarios de los números decimales 10-15 nunca aparecerán en las líneas de entrada. La única salida Z del circuito debe ser 1 si y sólo si representan un número que sea cero o una potencia de 2. Diseñe el circuito.

SOLUCIÓN

Las combinaciones posibles de las variables de entradas del circuito, así como el valor lógico de la salida correspondiente a dichas entradas, se presentan en la siguiente tabla funcional:

DecEntrada BCD

ZA B C D

0123456789

0000000011

0000111100

0011001100

0101010101

1110100010

10|

15

Inválidoen BCD

x|x

Las combinaciones de entrada al circuito que conformen un número que sea cero o una potencia de 2, se representaron a la salida con un 1, entre el intervalo de 0-9, las que no cumplen con estas condiciones se representaron con un 0, y el resto de las combinaciones que forman las 4 variables, o sea el intervalo de 10-15, son irrelevantes (indiferentes) y se representan con una x.

La función Z de salida en forma canónica es:

Z(A,B,C,D) = SUMAminitérminos (0,1,2,4,8) + SUMAindiferentes (10-15)

Llevando esta función al mapa de Karnaugh en forma de minitérminos, se tiene:

La función mínima resultante es:

Z(A,B,C,D) = C'D' + A'B'C' + B'D'

Realizando el logigrama del circuito, se obtiene:

El circuito topológico es el siguiente:

PROBLEMA 2

Un circuito lógico combinatorio recibe dos números de tres bits cada uno, A = A2A1A0 y B = B2B1B0. Diseñe un circuito mínimo de suma de productos para producir una salida f = 1 siempre que A sea mayor que B.

SOLUCIÓN

Tomando en cuenta todas las combinaciones de los dos números de tres bits y las condiciones del problema, se realiza la tabla funcional siguiente:

DECA B

f

DECA B

fA2 A1 A0 B2 B1 B0 A2 A1 A0 B2 B1 B0

012345678910111213141516171819202122232425262728293031

00000000000000000000000000000000

00000000000000001111111111111111

00000000111111110000000011111111

00001111000011110000111100001111

00110011001100110011001100110011

01010101010101010101010101010101

00000000100000001100000011100000

3233343536373839404142434445464748495051525354555657585960616263

11111111111111111111111111111111

00000000000000001111111111111111

00000000111111110000000011111111

00001111000011110000111100001111

00110011001100110011001100110011

01010101010101010101010101010101

11110000111110001111110011111110

De la tabla funcional, se obtiene la función de salida f en forma canónica:

f(A2,A1,A0,B2,B1,B0) = SUMAminitérminos (8, 16,17,24-26,32-35,40-44,48-53,56-62)

Llevando esta función a un mapa de Karnaugh, se tiene:

La función mínima es:

f = A1A0B'2B'0 + A0B'2B'1B'0 + A2A0B'1B'0 + A2A1A0B'0 + A2A1B'0 + A1B'2B'1 + A2B'2

El logigrama de la función reducida es:

Y su circuito topológico es:

La compuerta O de 7 entradas se obtuvo con 6 compuertas O de 2 entradas.


Armar los dos circuitos topológicos anteriores y comprobar su salida con la tabla funcional obtenida en la solución.

TAREA

Diseñar, utilizando producto de sumas (maxitérminos), los circuitos de los problemas anteriores. Reportar: Mapas de Karnaugh, funciones (maxitérminos), logigramas y diagramas topológicos.

54/74F08 RANGOS GARANTIZADOS DE OPERACIÓN

Símbolo Parámetro Típico Mínimo Máximo Unidad

VCC Voltaje de alimentación 54,74 4.5 5.0 5.5 V

TARango de operación

de temperatura ambiente5474

-550

2525

12570

oC

IOHCorriente de salida

en ALTO54,74 -1.0 mA

IOLCorriente de salida

en BAJO54,74 20.0 mA

tPLH = 4.3ns tPHL = 3.9ns

54/74LS08 RANGOS GARANTIZADOS DE OPERACIÓN

Símbolo Parámetro Típico Mínimo Máximo Unidad

VCC Voltaje de alimentación5474

4.54.75

5.05.0

5.55.25

V

TARango de operación

de temperatura ambiente5474

-550

2525

12570

oC

IOHCorriente de salida

en ALTO54,74 -0.4 mA

IOLCorriente de salida

en BAJO5474

4.08.0

mA

tPLH = 8.0ns tPHL = 10.0ns

PRÁCTICA 6

Nombre de la práctica: Decodificador BCD a 7 segmentos y Codificador de Prioridad.

Objetivo de la práctica: Comprobar en el laboratorio el funcionamiento del decodificador BCD de 7 segmentos y el codificador de prioridad 74LS147.

Duración: 2 horas.

Material necesario:

Una fuente de voltaje de 5V2 DIP de 8 entradas y uno de 4 entradas4 diodos emisores de luz (LED) (no importa el color)16 resistencias de 470 ohms y dos de 220 ohms1 tablillas de conexiones (protoboard)Los siguientes circuitos integrados o equivalentes:

Dos 74LS04, un 74LS147 y un 74LS47

Un exhibidor (display) de 7 segmentos de ánodo comúnAlambre para conexiones.Manual ECG Semiconductors





DECODIFICADORES/MANEJADORES DE BCD A 7 SEGMENTOS

Muchas presentaciones numéricas en dispositivos de visualización utilizan una configuración de 7 segmentos, Figura 6.1 (a), para formar los caracteres decimales del 0 al 9 y algunas veces los caracteres hexadecimales de A a F. Cada segmento está hecho de un material que emite luz cuando se pasa corriente a través de él. Los materiales que se utilizan mas comúnmente incluyen diodo emisores de luz (LED, por sus siglas en inglés) y filamentos incandescentes. La Figura 6.1 (b), muestra los patrones de segmento que sirven para presentar los diversos dígitos. Por ejemplo, para el dígito 6 los segmentos c, d, e, f y g se encienden, en tanto que los segmentos a y b se apagan.

Se utiliza un decodificador/manejador a 7 segmentos para tomar una entrada BCD de 4 bits y dar salidas que pasarán corriente a través de los segmentos indicados para presentar el dígito decimal. La lógica de este decodificador es más complicada que las que se analizaron anteriormente, debido a que cada salida es activada por mas de una combinación de entrada. Por ejemplo, el segmento e debe ser activado para cualquiera de los dígitos 0, 2, 6 y 8, lo cual significa que cuando cualquiera de los códigos 0000, 0010, 0110 o bien 1000 ocurra.

La Figura 6.2 (a) muestra un

decodificador/manejador de BCD a 7 segmentos (TTL 7446 o 7447) que se utiliza para menejar una presentación LED de 7 segmentos. Cada segmento

consta de uno o dos LED. Los ánodos de los LED están todos unidos a Vcc (+5V). Los cátodos de los LED están conectados a través de resistencia limitadoras de corriente a las salidas adecuadas del decodificador / manejador. Éste tiene salidas activas en BAJO que son transistores menejadores de colector abierto que pueden dispar una corriente bastante grande. Esto se debe a que las presentaciones LED pueden requerir 10mA a 40mA por segundo, según su tipo y tamaño.

Para ilustrar la operación de este circuito, suponer que la entrada BCD es A=0, B=1, C=0 y D=1, que es 5 en BCD. Con estas entradas las salidas del decodificador/manejador a', f', g', c' y d' serán llevadas al estado BAJO (conectadas a tierra), permitiendo que fluya corriente a través de los segmento LED a, f, g, c y d, presentando con esto el número 5. Las salidas b' y e' serán ALTAS (abiertas); así que los segmentos LED b y e no enciendan.

Los

decodificadores/manejadores 7446 y 7447 están diseñados para activar segmentos específicos aún de códigos de entrada mayores de 1001 (9). La Figura 6.2 (b) nuestra cuáles segmentos son activados para cada uno de los códigos de entrada de 0000 a 1111 (15). Notar que un código de entrada de 1111 borrará todos los segmentos.

La presentación visual LED que se utiliza en la Figura 6.2 es un tipo de ánodo común, donde los cátodos de cada segmento se interconectan y se conectan a tierra. Este tipo de presentación visual tiene que ser manejada por un decodificador/manejador de datos BCD a 7 segmentos con salidas activas en ALTO que apliquen un voltaje alto a los ánodos de aquellos segmentos que vayan a ser activados.

EJEMPLO: Las condiciones normales de operación de cada segmento de un dispositivo de representación visual de 7 segmentos basado en LED, son 10mA a 2.3 V. Calcular el valor del resistor limitador de corriente necesario para producir una corriente aproximadamente igual a 10mA para cada segmento.

SOLUCIÓN

Refiriéndonos a la Figura 6.2, podemos apreciar que la resistencia en serie tendrá una caída de voltaje igual a la diferencia entre Vcc=5V y el voltaje del segmento de 2.3V.Este voltaje 2.3V que atraviesa la resistencia debe producir una corriente de 10mA, por lo tanto, se tiene:

RS = 2.3V/10mA = 230 ohms

Se puede utilizar una resistencia de valor estándar en la proximidad de éste. Una resistencia de 220ohms sería una elección adecuada.

A continuación se presenta el circuito topológico para el decodificador.

CODIFICADORES

Un decodificador acepta un código de entrada de N bits y procede a un estado ALTO (o BAJO) en una y sólo una línea de salida. En otras palabras, podemos decir que un decodificador identifica, reconoce o bien detecta un código específico. Lo opuesto a este proceso de decodificación se denomina codificación y es realizado por un circuito lógico que se conoce como codificador. Un codificador tiene varias líneas de entrada, sólo una de las cuales se activa en un momento dado y produce un código de salida de N bits, según sea la entrada que se active.

Ya se mencionó que un decodificador de binario a octal (o decodificador de 3 a 8 líneas) acepta como entrada un código de 3 bits y activa una de las 8 líneas de salida que corresponda al código. Un codificador de octal a binario (o codificador de 8 a 3 líneas) lleva a cabo la función opuesta; acepta 8 líneas

de entrada y produce un código de salida de 3 bits que corresponde a la entrada activa. La Figura 6.3 muestra la tabla de funcional y la lógica del circuito para un codificador de octal a binario con entradas activas en BAJO.

ENTRADASSALIDAS

A'0

A'1

A'2

A'3

A'4

A'5

A'6

A'7

O2

O1

O0

xxxxxxxx

10111111

11011111

11101111

11110111

11111011

11111101

11111110

00001111

00110011

01010101

Figura 6.3. Circuito lógico correspondiente a un codificador de octal a binario (de 8 a 3 líneas)

Al estudiar la lógica del circuito, se puede verificar que un nivel BAJO en cualquiera de las entradas producirá como salida el código binario correspondiente a la entrada. Por ejemplo, un estado BAJO en A'3 (mientras las demás entradas permanecen en ALTO) dará como resultado O2=0, O1=1 y O0=1, que es el código binario correspondiente a 3. Note que A'0 no está conectada a las compuertas lógicas porque las salidas del codificador normalmente son 000 cuando ninguna de las entradas, desde A'1 hasta A'7, se encuentran en el estado BAJO.

EJEMPLO: Determine las salidas del codificador de la Figura 6.3 cuando A'3 y A'5 se encuentran en estado BAJO al mismo tiempo.

SOLUCIÓN

Al hacer el seguimiento por las compuertas lógicas, se observa que los estados BAJOS en estas dos entradas producen estados ALTOS en cada una de las correspondientes salidas; en otras palabras el código binario 111. Es evidente que éste no es el código correspondiente a ninguna de las entradas que fueron activadas.

CODIFICADORES DE PRIORIDAD

El último ejemplo señala un problema con el circuito codificador de la Figura 6.3, cuando se activa más de una entrada al mismo tiempo. Existe otra versión de este circuito, denominada codificador de prioridad, que incluye la lógica necesaria para asegurar que cuando dos o más entradas sean activadas al mismo tiempo, el código de salida corresponda al de la entrada que tiene asociado el mayor valor de los número. Por ejemplo, cuando A'3 y A'5 se encuentran en BAJO, el código de salida es 101 (5). De manera similar. cuando A'6, A'2 y A'0 están todas en BAJO, el código de salida es 110 (6). Los circuitos integrados 74148, 74LS148 y 74HC148 son todos decodificadores de prioridad de octal a binario.

Codificador de prioridad de decimal a BCD 74147. La Figura 6.4 muestra el símbolo lógico y la tabla de verdad para el 74147 (74LS147 y 74HC147), el cual funciona como un codificador de prioridad de decimal a BCD.

ENTRADAS

SALIDAS

A'1 A'2 A'3 A'4 A'5 A'6 A'7 A'8 A'9 O'3 O'2 O'1 O'01xxxxxxxx0

1xxxxxxx01

1xxxxxx011

1xxxxx0111

1xxxx01111

1xxx011111

1xx0111111

1x01111111

1011111111

1001111111

1110000111

1110011001

1010101010

Figura 6.4. Codificador de prioridad de decimal a BCD

El circuito tiene 9 líneas activas en BAJO que representan los dígitos desde 1 hasta 9, y produce como salida el código BCD negado, correspondiente a la entrada activa que tiene el mayor número.

A continuación se examina la tabla de verdad para averiguar cómo funciona este circuito. La primera línea de la tabla muestra todas las entradas en sus estados inactivos, ALTO. Para esta condición la salida es 1111, que es el negado del código 0000, que en BCD corresponde a 0. El segundo renglón de la tabla señala que un estado BAJO en A'9, sin importar el estado de las demás entradas, produce como salida el código 0110 mismo que de nuevo, corresponde al código BCD para el 9 negado. El tercer renglón muestra que un BAJO en A'8, siempre y cuando A'9 se encuentre en ALTO, produce como código de salida 0111, que es el negado de 1000, el código BCD para 8. De manera similar los demás renglones de la tabla señalan que un estado BAJO en cualquier entrada, siempre y cuando las demás entradas que tengan una numeración mayor se encuentren en ALTO, produce como salida el código BCD negado para dicha entrada.

Las salidas del 74147 normalmente se encuentran en el estado ALTO cuando ninguna de las entradas está activa. Esto corresponde a la condición de entrada 0 decimal. No existe una entrada A'0 porque el codificador supone que la entrada es 0 cuando todas las demás entradas están en estado ALTO. Las salidas negadas del 74147 pueden convertirse a BCD normal conectando cada una de ellas a un inversor.

CODIFICADOR INTERRUPTOR. La Figura 6.5 muestra la forma en que puede usarse un 74147 como codificador interruptor. Los 10 interruptores podrían ser los interruptores del teclado de una calculadora que presenten los dígitos del 0 al 9. Los interruptores son del tipo normalmente abiertos, de manera que las entradas del codificador son todas ALTAS y la salida BCD es 0000 (nótense los inversores). Cuando se presiona la tecla de un dígito, el circuito producirá el código BCD para ese dígito. Como el 74147 es un codificador de prioridad,

oprimir teclas simultáneas producirán el código BCD sólo para la tecla con numeración mayor.

En el circuito topológico del codificador, mostrado en la siguiente figura, el número de cada canal del DIP (decimal) es el número que se debe mostrar en binario en los LED.


1. Armar los dos circuitos topológicos anteriores. 2. Comprobar en el circuito del decodificador todas las combinaciones de

los segmentos del exhibidor (display).

3. Comprobar en el circuito del codificador que el número decimal que contiene cada canal del DIP, al ir cerrando uno por uno, debe ser equivalente a la cantidad binaria mostrada en los LED.

CUESTIONARIO

1. ¿Qué entiendes por decodificador? 2. ¿Qué segmentos se encienden en el exhibidor con las siguientes

combinaciones: 1010, 1100, 1111 y 1110, en el circuito del decodificador?

3. ¿Qué entiendes por codificador? 4. ¿Qué cantidad binaria muestran los LED si cierras los canales 4 y 8 del

DIP en el circuito del codificador? ¿Por qué? 5. ¿Qué entiendes por prioridad? 6. ¿Qué sucede en los exhibidores si desconectas una de sus dos

resistencias? 7. ¿Qué sucede si desconectas las dos resistencias de un exhibidor? 8. Respecto al exhibidor ¿qué entiendes por ánodo común? y ¿por

cátodo común? 9. ¿Qué usos le podrías dar al decodificador? 10. ¿Qué usos lo podrías dar al codificador?

PRÁCTICA 7

Nombre de la práctica: Multivibradores Biestables (flip-flop).

Objetivo de la práctica: Comprobar las tablas de verdad de los multivibradores biestables S-C, J-K, D y T, cuando son disparados por flanco negativo (TPN-Transición de Pendiente Negativa).

Duración: 4 horas.

Material necesario:

Una fuente de voltaje de 5V2 DIP de 8 entradas11 diodos emisores de luz (LED) (5 rojos, 5 verdes y 1 amarillo)Las siguientes resistencias:

Una de 22Kohms (R1), dieciocho de 470ohms y un preset de 4Mohms (R2)

2 tablillas de conexiones (protoboard)Los siguientes circuitos integrados (TTL):

Un 74LS175, dos 74LS176 o 74LS112, un 74LS04 y un LM555

Un capacitor de 1microFaradAlambre para conexiones.Un desarmador pequeño (para ajustar el preset)Manual ECG Semiconductors





El elemento de memoria más importante es el multivibrador (MVB), (flip-flop, FF, por su nombre en inglés), que está formado por un ensamble de compuertas lógicas. Aunque una compuerta lógica, por si misma, no tiene la capacidad de almacenamiento, pueden conectarse varias configuraciones de compuertas que se utilizan para producir estos multivibradores.

Figura 7.1. Símbolo general para un multivibrador (flip-flop) y definición de sus 2 posibles estados de salida

La Figura 7.1 (a) muestra el símbolo general empleado para un MVB. El símbolo indica que el MVB tiene dos salidas, marcadas como Q y Q', que son inversas entre sí. En realidad, se puede utilizar cualquier letra, pero la Q es la de uso más extendido. La salida Q recibe el nombre de salida normal del MVB, mientras que Q' es la salida negada o invertida del MVB. Cada vez que se haga referencia al estado de un MVB, éste será el estado de su salida normal Q: se sobreentiende que la salida invertida Q', se encuentra en el estado opuesto. Por ejemplo, si se afirma que el MVB se encuentra en estado ALTO (1), significa que Q=1; si se señala que el MVB se encuentra en el estado BAJO (0), entonces Q=0. Claro está que el estado Q' siempre es el inverso de Q.

Por lo tanto, un MVB tiene dos estados permisibles de operación, como se indica en la Figura 7.1 (b). Nótese las diferentes formas que se emplean para hacer referencia a los dos estados. Es necesario familiarizarse con cada una de ellas, ya que todas son de uso común.

Como lo indica el símbolo de la Figura 7.1 (a) un multivibrador puede tener una o más entradas. Éstas se emplean para provocar que el MVB haga transiciones hacia atrás y hacia adelante entre sus posibles estados de salida. Como se verá mas adelante, la entrada del MVB sólo tiene que recibir un pulso momentáneo para cambiar el estado de su salida y ésta permanecerá en el nuevo estado aún después de la desaparición del pulso de entrada. Esta es la característica de memoria del multivibrador.

El MVB se conoce con otros nombres, entre ellos registro básico y multivibrador biestable. El término registro básico se utiliza para ciertos tipos de MVB que se describen mas adelante. El término multivibrador biestable es un nombre más técnico para un MVB, pero es muy largo para ser utilizado con frecuencia,

REGISTRO BÁSICO CON COMPUERTAS NO-Y (NAND)

FIGURA 7.2. a) Registro básico NO-Y, b) Tabla de verdad, c) Símbolo de bloques S=Inicio, C=Borrar

1. INICIO=BORRAR=1. Esta condición es el estado normal y no tiene efecto alguno sobre el estado de salida. Las salidas Q y Q' permanecerán en el estado en que se encontraban antes de presentarse esta condición de entrada.

2. INICIO=0, BORRAR=1. Este estado siempre ocasionará que la salida pase al estado Q=1, donde permanecerá aún después de que INICIO y BORRAR retornen a ALTO. A esto se le denomina inicio del registro básico.

3. INICIO=1, BORRAR=0. Esto siempre producirá el estado Q=0, donde la salida permanecerá aún después de que BORRAR retorne a ALTO. A esto se le llama borrado o reinicio del registro básico.

4. INICIO=BORRAR=0. Esta condición intenta iniciar y borrar el registro básico en forma simultánea y puede producir resultados ambiguos. No debe utilizarse.

REGISTRO BÁSICO CON COMPUERTAS NO-O (NOR)

FIGURA 7.3. a) Registro básico NO-O, b) Tabla de verdad, c) Símbolo de bloques S=Inicio, C=Borrar

Dos compuertas NO-O acopladas transversalmente se pueden utilizar como un registro básico con compuertas NO-O. El arreglo que se muestra en la Figura 7.3. a) es semejante al registro básico con compuertas NO-Y, excepto que las salidas Q y Q' tienen posiciones invertidas.

El análisis de la operación del registro básico NO-O puede efectuarse de la misma forma que el registro básico NO-Y. Los resultados se dan en la tabla de verdad de la Figura 7.3. b) y se resumen como sigue:

1. INICIO=BORRAR=0. Esta es la condición normal del registro básico NO-O y no tiene efecto alguno sobre el estado de salida. Q y Q' permanecerán en cualquier estado en que se encontraran antes de esta condición de entrada.

2. INICIO=1, BORRAR=0. Esto siempre hará Q=1, donde permanecerá aún después de que INICIO retorne a 0.

3. INICIO=0, BORRAR=1. Esto siempre hará Q=0, donde se quedará aún después de que BORRAR regrese a 0.

4. INICIO=BORRAR=1. Esta condición intenta iniciar y borrar el registro básico al mismo tiempo y produce Q=Q'=0. Si las entradas se regresan a 0 simultáneamente, el estado de salida resultante en impredecible. No se debe usar esta condición de entrada.

El registro básico con compuertas NO-O opera exactamente igual que el registro básico NO-Y, excepto que las entradas INICIO y BORRAR son activadas en ALTO en vez de activarlas en BAJO y el estado normal en reposo es INICIO=BORRAR=0. Q se fijará en ALTO por medio de un pulso ALTO en la entrada INICIO y se hará BAJO por medio de un pulso ALTO en la entrada BORRAR. En el símbolo de bloque simplificado del registro básico NO-O de la Figura 7.3. c), las entradas S y C son activadas en ALTO.

Los sistemas digitales pueden operar en forma sincrónica o asincrónica. En los sistemas asincrónicos las salidas de los circuitos lógicos pueden cambiar de estado en cualquier momento en que una o más de las entradas cambien.

En los sistemas sincrónicos los tiempos exactos en que alguna salida pueda cambiar de estado se determinan por medio de una señal, que comúnmente se le denomina de reloj. Esta señal de reloj es una serie de pulsaciones rectangulares o cuadradas, como se muestra en la Figura 7.4. La señal de reloj se distribuye a todas las partes del sistema y muchas (o incluso todas) las salidas del sistema pueden cambiar de estado sólo cuando el reloj hace una transición. Las transiciones (también denominadas flancos) se indican en la Figura 7.4. Cuando el reloj cambia de 0 a 1, a éste se le denomina Transición con Pendiente Positiva (TPP); cuando el reloj pasa de 1 a 0, a ésta se le conoce como Transición con Pendiente Negativa (TPN).

FIGURA 7.4. Los MVB sincronizados por reloj tienen una entrada de reloj (CLK) que es activa sobre a) TPP o b) TPN. Las entradas de control determinan el efecto que tendrá la

transición activa del reloj.

MULTIVIBRADORES SINCRONIZADOS POR RELOJ

Existen varios tipos de MVB sincronizados por reloj. Las características principales, que son comunes a todos ellos, son:

1. Los MVB sincronizados por reloj, tienen una entrada de reloj que comúnmente está marcada como CLK, CK o CP. En muchos MVB sincronizados por reloj, la entrada CLK es disparada por flanco, lo que significa que es activada por una transición de la señal; esto se especifica por la presencia de un triángulo pequeño sobre la entrada CLK.

En la Figura 7.4 a), se activa la entrada CLK sólo cuando ocurre una transición con pendiente positiva (TPP); la entrada no es afectada en ningún otro tiempo. En la Figura 7.4 b), se activa la entrada CLK sólo cuando se presenta una transición con pendiente negativa (TPN), lo que se simboliza con un círculo pequeño.

2. Los MVB sincronizados por reloj también poseen una o más entradas de control que pueden tener varios nombres, lo que depende de su operación. Las entradas de control no tendrán efecto sobre Q hasta que ocurra la transición activa del reloj. En otras palabras, su efecto está sincronizado con las señales aplicadas en la entrada CLK. Por esta razón, estas entradas reciben el nombre de entradas sincrónicas de control.

Por ejemplo, las entradas de control para el MVB en la Figura 7.4 a) no tendrá efecto sobre Q hasta que ocurra una TPP en la señal del reloj. Del mismo modo, todas las entradas de control de la Figura 7.4 b) no tendrán efecto hasta que se presente una TPN en la señal de reloj.

3. En resumen, puede afirmarse que las entradas de control hacen que las salidas del MVB estén listas para cambiar, mientras que la transición activa en la entrada CLK es la que dispara el cambio.

MULTIVIBRADOR SINCRONIZADO POR RELOJ TIPO J-K

La Figura 7.5 muestra un multivibrador tipo J-K sincronizado por reloj, disparado por la transición con pendiente positiva de la señal de reloj. Las entradas J-K controlan el estado del MVB. La condición principal de este MVB es que J=K=1 no genera una señal ambigua; para esta condición, 11, el MVB siempre pasará a su estado opuesto cuando se efectúe la transición con pendiente positiva de la señal de reloj. A esta operación se le denomina modo de complemento. En este modo, si J y K se dejan en estado ALTO, el MVB cambiará al estado complementario con cada pulso de reloj.

FIGURA 7.5 Multivibrador J-K sincronizado por reloj que responde a la transición con pendiente positiva del reloj

La tabla de verdad de la Figura 7.5 resume la forma en que el MVB tipo J-K responde a la forma TPP por cada combinación de J y K.

La Figura 7.6 muestra el símbolo correspondiente a un MVB tipo J-K sincronizado por reloj que se dispara con las transiciones con pendiente negativa de la señal de reloj. El círculo pequeño en la entrada CLK indica que este multivibrador se disparará cuando la entrada CLK pase de1 a 0.

FIGURA 7.6 Multivibrador que se dispara en transición con pendiente negativa.

El MVB tipo J-K es mucho más versátil que el tipo S-C, puesto que no tiene estados ambiguos. La condición J=K=1, la cual genera la operación de complemento, se usa ampliamente en todos los tipos de contadores binarios. En esencia, el multivibrador J-K puede hacer cualquier cosa que el MVB S-C pueda hacer, además de operar en el modo de complemento.

MULTIVIBRADOR TIPO D

FIGURA 7.7 Multivibrador tipo D disparado con transiciones de pendiente positiva.

La Figura 7.7 contiene el símbolo y la tabla de verdad para un MVB tipo D, disparado por flanco positivo (TPP). A diferencia de los multivibradores S-C y J-K, el tipo D sólo tiene una entrada sincrónica de control, D, letra que proviene de dato. La operación del MVB D es muy sencilla: Q va hacia el mismo estado en que se encuentra la entrada D, cuando ocurre una TPP en CLK. En otras palabras, el nivel presente en D será almacenado en el MVB en el momento en que se presente una TPP.

MULTIVIBRADOR TIPO T

Es aquel en el que la única entrada es la del disparador (reloj) y éste se obtiene en base a un MVB J-K, llevando las entradas J y K permanentemente al nivel 1. Cuando se pulsa la entrada T, el biestable cambia de estado. Ver Figura 7.8.

FIGURA 7.8 a) Multivibrador tipo T disparado por flanco positivo, b) Comportamiento

ENTRADAS ASINCRÓNICAS

En los multivibradores sincronizados por reloj se han estudiado las entradas J, K, D y T, las cuales se han señalado como entradas de control. A estas entradas se les denomina también entradas sincrónicas, porque su efecto sobre la salida del MVB se sincroniza con la entrada CLK. Como se ha observado, las entradas sincrónicas de control deben utilizarse junto con una señal de reloj para activar al MVB.

Muchos MVB con reloj también tienen una o más entradas asincrónicas, que operan independientemente de las entradas sincrónicas y de la entrada de

reloj. Estas entradas asincrónicas se pueden emplear para fijar al MVB en el estado 1 o 0 en cualquier instante, sin importar las condiciones presentes en las otras entradas. Las entradas asincrónicas son entradas dominantes que pueden servir para ignorar todas las entradas a fin de colocar al MVB en un estado u otro.

La Figura 7.9 muestra un MVB tipo J-K con entradas asincrónicas designadas como PRE y CLR. Estas son entradas activas en BAJO, como lo indican los círculos pequeños en el símbolo del MVB. La tabla de verdad que se incluye resume la forma en que afectan la salida del MVB.

FIGURA 7.9 Multivibrador tipo J-K con entradas asincrónicas PRE y CLR

Ahora examinaremos los casos diversos, en función de los valores lógicos de PRE y CLK:

PRE=CLR=1: Las entradas asincrónicas son inactivas y el MVB está libre de responder a las entradas J, K y CLK; en otras palabras, la operación sincronizada por reloj, puede llevarse a cabo.

PRE=0, CLR=1: PRE está activada y Q va inmediatamente a 1, sin importar que condiciones estén presentes en las entradas J, K y CLK. La entrada CLK no puede afectar al MVB mientras PRE=0.

PRE=1, CLR=0: CLR es activada y Q va inmediatamente a 0, independientemente de las condiciones presente en las entradas J, K o CLK. La entrada CLK no tiene efecto mientras CLR=0

PRE=CLR=0: Esta condición no debe utilizarse, ya que puede producir una entrada ambigua.

PRE=INICIO en CD=PREINICIO (PRE)= SP (inicio directo)CLR=BORRAR en CD=BORRAR (CLR)=REINICIO=CD (borrado directo)

Es importante comprender que estas entradas asincrónicas responden a niveles de CD (Corriente Directa). Esto significa que si hay un cero constante en la entrada INICIO en CD, el MVB permanecerá en el estado Q=1, independientemente de lo que ocurra en las otras entradas. En forma similar, un cero constante en la entrada BORRAR en CD mantiene al MVB en el estado Q=0. Así, las entradas asincrónicas se pueden usar para conservar al MVB en un estado específico en cualquier intervalo de tiempo que se desee. Sin embargo, con frecuencia las entradas asincrónicas se utilizan para iniciar o borrar al MVB al estado deseado mediante la aplicación de un pulso momentáneo.

Muchos multivibradores con reloj que están disponibles como circuitos integrados tendrán estos dos tipos de entradas asincrónicas; algunos tendrán solamente la entrada BORRAR en CD. Algunos otros tendrán entradas asincrónicas que son activadas en ALTO. Para estos últimos, el símbolo del MVB no tendría un círculo pequeño en las entradas asincrónicas.

La siguiente figura presenta la configuración del MVB 74LS74:


1. Armar el circuito topológico siguiente:

Circuito topológico 1: Contiene 2 MVB tipo S-C asincrónicos, uno formado con compuertas NO-Y (NAND) y el otro con compuertas NO-O (NOR).

Utilizar diodos emisores de luz (LED) color verde para representar Q1 y Q2 y LED color rojo para representar a Q'1 y Q'2.

2. Comprobar sus tablas de verdad que se mencionaron con anterioridad.

3. Armar el circuito topológico siguiente:

Circuito topológico 2: Contiene los multivibradores J-K, D y T, los tres sincronizados por reloj, cada uno con 2 entradas asincrónicas INICIO (PRE) y BORRAR (CLR).

Utilizar LED color verde para representar a Q1, Q2 y Q3, LED color rojo para representar a Q'1, Q'2 y Q'3 y un LED color amarillo para Dr.

En el circuito topológico 2, el canal 1 del DIP representa a J, el 2 a K, el 3 a D, el 4 a PRE y el 5 CLR. El LED Dr, muestra los pulsos del reloj.

4. Consultar las configuraciones internas de los circuitos integrados a utilizar en el manual ECG Semiconductors.

5. Ajustar el preset con el desarmador a su máxima resistencia. 6. Colocar todos los canales del DIP en circuito abierto (OFF). 7. Cuando se vayan a comprobar las tablas de verdad de los MVB J-K y T,

realizar los cambios en el DIP cuando Dr se encuentre en 0 (apagado) para poder observar mejor como dependen las entradas de control (sincrónicas) del flanco negativo del reloj.

8. Comprobar la tabla de verdad del MVB J-K disparado por flanco negativo (TPN), que se encuentra en la página 43 del manual indicado,. Este MVB está representado por Q1 y Q'1 en el circuito topológico 2, donde J está en el canal 1 del DIP y K en el canal 2. (CI 74LS76).

9. Observar como al dar un pulso en J, Q guarda ese valor después de ser retirado el pulso, hasta que este valor sea retirado (activado K).

10. Comprobar la tabla de verdad del MVB tipo D, que en este caso es disparado por flanco negativo (TPP). En el circuito topológico 2, está representado por Q2 y Q'2. En el DIP, la entrada de control D se encuentra en el canal 3, (CI 74LS74).

11. Observar el MVB tipo T, que está representado por Q3 y Q'3, como realiza su complemento justo cuando Dr pasa de 1 a 0, (CI 74LS76).

12. Llevar las entradas de control J y K a 1. 13. Disminuir con el desarmador la resistencia en el preset. 14. Cerrar el canal 4 del DIP, activando así la entrada asincrónica

PRE y observar qué sucede en el circuito. 15. Regresar a OFF la entrada 4 del DIP (desactivar PRE).

16. Cerrar el canal 5 del DIP, que es la entrada asincrónica CLR y observar qué sucede en el circuito.

17. Conectarle un inversor al pulso del reloj, para que a los circuitos integrados llegue la señal de reloj invertida.

18. Anotar las observaciones. 19. Agregar en el reporte correspondiente a esta práctica el

diagrama de la configuración interna de los circuitos integrados utilizados.

CUESTIONARIO

1. ¿Qué sucede el los LED cuando es activada la entrada asincrónica PRE?

2. ¿Qué sucede en los LED cuando es activada la entrada asincrónica CLR?

3. ¿Qué tipo de flanco es el que dispara a los MVB utilizados? 4. Cuando invertiste el pulso de reloj ¿cómo se comportó el disparo

por flanco? 5. Cuando llevaste las entradas J y K a 1 ¿este MVB se comportó como

tipo T? 6. ¿De qué manera podrías hacer el MVB S-C sincronizado por reloj? 7. En base a los conocimiento obtenidos de los multivibradores, diseñar

un eliminador de rebotes.

PRÁCTICA 8

Nombre de la práctica: Contador binario de 4 y 8 bits.

Objetivo de la práctica: Comprobar en el laboratorio un circuito contador binario de 4 y 8 bits. Diseñar un contador de 10 décadas, utilizando 2 contadores 74LS193, 2 exhibidores (display) y 2 decodificadores BCD de 7 segmentos 74LS47.

Duración: 4 horas.

Material necesario:

Una fuente de voltaje de 5V9 diodos emisores de luz (LED)Las siguientes resistencias:

Una de 1Kohms (R1), cuatro de 220ohms (R2), una de 22Kohms (R3) y nueve de 330ohms (R5)

Un preset de 1Mohm (R4)Un push botton (reset o reinicio)2 tablillas de conexiones (protoboard)Los siguientes circuitos integrados (TTL):

Un LM555, dos 74LS193, dos 74LS47, un 74LS04 y un 74LS21

Un capacitor de 1microFaradAlambre para conexiones.Un desarmador pequeño (para ajustar el preset)Manual ECG Semiconductors





CONTADOR 74193 (LS193/HC193)

La Figura 8.1, muestra el símbolo lógico y la descripción de entrada y salida del contador 74193. Este contador puede describirse como un

contador ascendente/descendente preiniciable MOD-16, con conteo sincrónico, preiniciación asincrónica y reiniciación maestra asincrónica.

FIGURA 8.1. Contador ascendente/descendente preiniciable 74193. a) Símbolo lógico, b) Descripción entrada/salida y c) Tabla de selección de modos.

Descripción de la función de cada entrada y salida:

ENTRADAS DE RELOJ CPU Y CPD. El contador responderá a las TPP (Transición de Pendiente Positiva) en una de las dos entradas de reloj. CPU es la entrada de reloj de conteo ascendente. Cuando se apliquen los pulsos a esta entrada, el contador se incrementará (contará hacia arriba) en cada TPP hasta llegar a un conteo máximo de 1111; entonces se recicla a 0000 y vuelve a comenzar. CPD es la entrada de reloj de conteo descendente. Cuando se apliquen los pulsos a esta entrada, el contador decrementará (contará hacia abajo) en cada TPP hasta llegar a un conteo mínimo de 0000; entonces se recicla a 1111 y vuelve a comenzar. De este modo se usará una entrada de reloj para contar en tanto la otra esté inactiva (se conserva en ALTO).

REINICIACIÓN MAESTRA (MR). Esta es una entrada asincrónica activa en ALTO que reinicia al contador en el estado 0000. MR es un reiniciador de CD (corriente directa), de manera que tendrá al contador en 0000 en tanto que MR=1. También elimina todas las otras entradas.

ENTRADAS PREINICIABLES. Los multivibradores , MVB (flip-flop), del contador pueden preiniciarse en los niveles lógicos presentes en las entradas

de datos paralelas P0-P3, pulsando momentáneamente la entrada de carga paralela PL' de ALTO a BAJO. Esta es una preiniciación asincrónica que elimina la operación de conteo. No obstante, PL' no tendrá efecto si la entrada MR se encuentra en su estado activo ALTO.

SALIDAS DEL CONTEO. El conteo regular siempre está presente en las salidas Q0-Q3 de los MVB, donde Q3 es el bit menos significativo (LSB, por sus siglas en inglés) y Q0 es el bit más significativo (MSB, por sus siglas en inglés).

SALIDAS FINALES DEL CONTEO. Estas salidas se utilizan cuando dos o más unidades del 74LS193 se conectan como contador con etapas múltiples, para producir un número MÓD mayor. En el modo de conteo ascendente, la salida TC'U del contador de orden inferior se conecta a la entrada CPU del siguiente contador de orden superior. En el modo de conteo descendente, la salida TCD del contador de orden inferior se conecta a la entrada CPD del siguiente contador de orden superior.

FIGURA 8.2 a) Lógica de la unidad 74193 para generar TC'U; b) Lógica para generar TC'D

TCU es el conteo ascendente final (también llamado acarreo). Se genera en el 74193 utilizando la lógica que se muestra en la Figura 8.2 a). Evidentemente TC'U será BAJO sólo cuando el contador se encuentre en el estado 1111 y CPU sea BAJO. Así, TC'U permanecerá en ALTO cuando el contador cuente hacia arriba de 0000 a 0001. En la siguiente TPP de CPU, el conteo pasa a 1111, pero TC'U no pasa a BAJO sino hasta que CPU retorna a BAJO. La siguiente TPP en CPU recicla el contador a 0000 y también ocasiona que TC'U retorne a ALTO. Esta TPP en TC'U ocurre cuando el contador se recicla de 1111 a 0000 y se puede utilizar para cronometrar un segundo contador ascendente 74193 a su siguiente conteo superior.

TC'D es la salida del conteo descendente final (también llamado préstamo). Se genera como se muestra en la Figura 8.2 b). Normalmente es ALTO y no pasa a BAJO sino hasta que el contador haya contado hacia abajo hasta el estado 0000 y CPD sea BAJO. Cuando la siguiente TPP en CPD recicla el contador a 1111, ocasionando que TCD retorne a ALTO. Esta TPP en TCD se puede usar para cronometrar un segundo contador descendente 74193 en su siguiente conteo inferior.

DIRECCIÓN DEL CONTEO (+ o -). Las entradas CTU y CPD se muestran como dos etiquetas distintas porque tienen efectos internos diferentes. Primero se considerará la etiqueta superior. Esta etiqueta para la entrada CTU es 2+. El signo (+) indica que una TPP en esta entrada incrementará en 1 el conteo; en otras palabras, causará que el contador cuente de manera ascendente. Del mismo modo, la etiqueta superior para la entrada CPD tiene un signo (-) para señalar que esta entrada disminuye en 1 el valor del conteo; en otras palabras, causa que el conteo sea descendente.


Armar el siguiente circuito:

Circuito topológico 1. Contador binario de 0 a 15.

Ajustar la resistencia en el preset con el desarmador de tal forma que se pueda observar el conteo binario en los LED.

Comprobar la numeración binaria de 0 a 15. Conectar P1 y P2 (terminales 1 y 10) a VCC. Desconectar PL' (terminal 11) de VCC y conectarla a TC'U (terminal 12). Observar y anotar lo que sucede en los LED. Regresar P1 y P2 a GND (tierra) y desconectar PL' de TC'U y conectar

PL' a VCC. Conectar la señal de reloj a CPD (terminal 4, conteo descendente) y

CPU (terminal 5, conteo ascendente) a VCC.

Observar y comprobar el conteo binario descendente de 15 a 0. Conectar P1 y P2 a VCC (terminales 1 y 10), desconectar PL' de VCC

(terminal 11) y conectarla a TC'D (terminal 13). Anotar lo que sucede. Armar el siguiente circuito:

Circuito topológico 2. Contador binario de 0 a 255.

Observar el conteo binario ascendente en los 8 LED. Realizar las conexiones necesarias para que el conteo binario sea

descendente (de 255 a 0) Armar el siguiente circuito:

Circuito topológico 3. Circuito que cuenta de 0 a 99.

Con el desarmador modificar la resistencia del preset y al mismo tiempo observar los exhibidores (display).

Como las salidas Q0 Q1 Q2 Q3, realizan conteo binario de 0 a 15 y para un conteo decimal nada más se necesita de 0 a 9; entonces se le adapta una compuerta Y (AND) de 4 entradas al contador, de tal forma que cuando se encuentre el conteo en 10b (1010) se ajusta la conexión con dos inversores para poder activar la compuerta Y y su salida se utiliza para activar a MR (reiniciación maestra), para poder llevar al contador a 0000 obteniendo un ciclo en el contador de 0 a 9.

Esta misma salida invertida incrementará el contador de las decenas (contador 2). Usando el 74LS192 el diseño se hubiera facilitado mucho.

De esta misma manera se obtiene el ciclo de 0 a 9 para las decenas, cual se observa en el logigrama siguiente:

CUESTIONARIO

En el circuito topológico 3:

1. ¿Qué sucede al aumentar la resistencia en el preset? 2. ¿Qué sucede al disminuir la resistencia en el preset? 3. ¿Cuál es la cantidad máxima que aparece en los exhibidores

(display)?

En el circuito integrado 74193:

4. ¿Qué utilidad tienen las entradas preiniciables?

5. ¿Qué relación tienen CPU y TC'D? 6. ¿Qué relación tienen CPD y TC'D? 7. ¿Qué relación tienen CPU y TC'D? 8. ¿Qué utilidades le puedes dar a este contador? Menciona tres de

ellas. 9. Diseñar un circuito contador de 6 décadas, (0 a 59) basándose en el

diseño del circuito topológico 3 y su logigrama. 10. . Diseñar un reloj que contenga 6 exhibidores, 2 que indiquen

las horas, 2 los minutos y 2 los segundos. Recordar que el conteo en los 2 exhibidores de las horas es de 1 a 12 o de 0 a 24 y en los minutos y segundos de 0 a 59.

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