Familia lógica CMOS

Electricidad, electrónica ysistemas de control

Serie:Desarrollo de contenidos

Educacióntécnico-profesional

SSeerriiee:: DDeessaarrrroolllloo ddee ccoonntteenniiddoossCCoolleecccciióónn:: EElleeccttrriicciiddaadd,, eelleeccttrróónniiccaa yy ssiisstteemmaass ddee ccoonnttrrooll

FFaammiilliiaa llóóggiiccaa CCMMOOSS((mmeettaall--óóxxiiddoo--sseemmiiccoonndduuccttoorr ccoommpplleemmeennttaarriioo))SSeerrggiioo NNoorriieeggaa

Ministerio de Educación, Ciencia y Tecnología.Instituto Nacional de Educación Tecnológica.Saavedra 789. C1229ACE.Ciudad Autónoma de Buenos Aires.República Argentina.

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PRESIDENTE DE LA NACIÓN

Dr. Néstor Kirchner

MINISTRO DE EDUCACIÓN, CIENCIA Y TECNOLOGÍA

Lic. Daniel Filmus

DIRECTORA EJECUTIVA DEL INSTITUTO NACIONAL DE

EDUCACIÓN TECNOLÓGICA

Lic. María Rosa Almandoz

DIRECTOR NACIONAL DEL CENTRO NACIONAL DE

EDUCACIÓN TECNOLÓGICA

Lic. Juan Manuel Kirschenbaum

Familia lógica CMOS(Metal-óxido-semiconductorcomplementario)

Electricidad, electrónica ysistemas de control

Serie:Desarrollo decontenidos

Educación técnico-profesional

Fecha de catalogación: 3/01/2006

Impreso en MDC MACHINE S. A., Marcelo T. de Alvear 4346(B1702CFZ), Ciudadela, en setiembre 2006

Tirada de esta edición: 2.000 ejemplares

Dirección del Programa:Juan Manuel Kirschenbaum

Coordinación general:Haydeé Noceti

Diseño didáctico:Ana Rúa

Administración:Adriana Perrone

Diseño gráfico:Tomás Ahumada

Sebastián KirschenbaumFabiana Rutman

Diseño de tapa:Tomás Ahumada

Con la colaboracióndel equipo de profesionales

del Centro Nacionalde Educación Tecnológica

Todos los libros estándisponibles en la página

web del INET.www.inet.edu.ar

Serie “Desarrollo de contenidos”.Colección “Electricidad, lectrónica y sistemas de control”

Distribución de carácter gratuito.

Queda hecho el depósito que previene la ley n° 11.723. ©Todos los derechos reservados por el Ministerio deEducación, Ciencia y Técnologia - Instituto Nacional deEducación Tecnológica.

La reproducción total o parcial, en forma idéntica o modifi-cada por cualquier medio mecánico o electrónico incluyendofotocopia, grabación o cualquier sistema de almacenamientoy recuperación de información no autorizada en forma expre-sa por el editor, viola derechos reservados.

Industria Argentina.

ISBN 950-00-0551-4

Noriega, SergioFamilia lógica CMOS,coordinado por Juan Manuel Kirschenbaum.- 1a ed. - Buenos Aires: Ministerio de Educación, Ciencia yTecnología de la Nación. Instituto Nacional de EducaciónTecnológica, 2006.132 p.; 22x17 cm. (Desarrollo de contenidos; 12)

ISBN 950-00-0551-4

1. Sistemas de Control.I. Kirschenbaum, Juan Manuel, coord. II. Título

CDD 621.312 1

Las metas, los programas y laslíneas de acción del InstitutoNacional de Educación Tecnológica

Las acciones del Centro Nacionalde Educación Tecnológica

1 Introducción• La búsqueda de la tecnología ideal• La implementación física de oper-

adores lógicos• La evolución de las familias lógicas

2 La tecnología CMOS• ¿Qué significa CMOS?• Los cambios en CMOS• Análisis de las características

eléctricas de dispositivos CMOSestándar1. Inversor CMOS

2. Diseño de otras compuertas

3. Función de transferencia de una com-puerta CMOS

4. Cargabilidad

5. Inmunidad al ruido

Índice

Ingeniero en Telecomunicaciones. Se desempeña como Profesional de Apoyo

Principal en la Comisión de Investigaciones Científicas de la provincia de

Buenos Aires (CIC), con lugar de trabajo en el Laboratorio Metrológico para

las Comunicaciones Ópticas (LAMECO) del Centro de Investigaciones Ópti-

cas (CIOp). Es profesor titular en la cátedra “Introducción a los sistemas

lógicos y digitales” (Facultad de Ingeniería. Universidad Nacional de La

Plata) y profesor asociado en la cátedra “Telecomunicaciones I” (Facultad de

Ingeniería y Ciencias Exactas. Universidad Argentina de la Empresa).

Este librofue desarrollado

por:

6. Velocidad de respuesta en dispositivosCMOS

7. Disipación de potencia en dispositivosCMOS

8. Interpretación de hojas de datos de dis-positivos digitales CMOS

9. Tipos de entradas en dispositivosCMOS de la serie CD4000

10. Tipos de salidas: Normal sin buffer,normal con buffer,Open-Drain, Tri-state

11. Compuerta de paso –Pass-Gate–

• Precauciones en el uso de disposi-tivos CMOS

• Reglas para la manipulación decircuitos integrados CMOS

3 Migración de la tecnología TTLhacia CMOS• Familia lógica CMOS y tecnología

TTL• Series CMOS de alta velocidad• Comparación entre CMOS y TTL

Bibliografía

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1188

9966

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Sergio Noriega

El Instituto Nacional de Educación Tecnológica -INET-enmarca sus líneas de acción, programas y proyectos,en las metas de:

• Coordinar y promover programas nacionales yfederales orientados a fortalecer la educación téc-nico-profesional, articulados con los distintosniveles y ciclos del sistema educativo nacional.

• Implementar estrategias y acciones de coope-ración entre distintas entidades, instituciones yorganismos –gubernamentales y no gubernamen-tales-, que permitan el consenso en torno a laspolíticas, los lineamientos y el desarrollo de lasofertas educativas, cuyos resultados sean conside-rados en el Consejo Nacional de Educación-Trabajo–CoNE-T– y en el Consejo Federal de Cultura yEducación.

• Desarrollar estrategias y acciones destinadas a vin-cular y a articular las áreas de educacióntécnico-profesional con los sectores del trabajo y laproducción, a escala local, regional e interregional.

• Diseñar y ejecutar un plan de asistencia técnica a lasjurisdicciones en los aspectos institucionales,pedagógicos, organizativos y de gestión, relativos ala educación técnico-profesional, en el marco de losacuerdos y resoluciones establecidos por el ConsejoFederal de Cultura y Educación.

• Diseñar y desarrollar un plan anual de capacitación,con modalidades presenciales, semipresenciales y adistancia, con sede en el Centro Nacional deEducación Tecnológica, y con nodos en los CentrosRegionales de Educación Tecnológica y las Unidadesde Cultura Tecnológica.

• Coordinar y promover programas de asistenciaeconómica e incentivos fiscales destinados a laactualización y el desarrollo de la educación técni-co-profesional; en particular, ejecutar las accionesrelativas a la adjudicación y el control de la asig-nación del Crédito Fiscal –Ley Nº 22.317–.

• Desarrollar mecanismos de cooperación interna-cional y acciones relativas a diferentes procesos deintegración educativa; en particular, los relaciona-dos con los países del MERCOSUR, en lo referentea la educación técnico-profesional.

Estas metas se despliegan en distintos programas ylíneas de acción de responsabilidad de nuestra institu-ción, para el período 2003-2007:

María Rosa AlmandozDirectora Ejecutiva

del Instituto Nacional de Educación Tecnológica.Ministerio de Educación, Ciencia y Tecnología

LAS METAS, LOS PROGRAMASY LAS LÍNEAS DE ACCIÓNDEL INSTITUTO NACIONALDE EDUCACIÓN TECNOLÓGICA

Programa 1. Formación técnica, media y superior nouniversitaria:

1.1. Homologación y validez nacional de títulos.

1.2. Registro nacional de instituciones de forma-ción técnica.

1.3. Espacios de concertación.

1.4. Perfiles profesionales y ofertas formativas.

1.5. Fortalecimiento de la gestión institucional;equipamiento de talleres y laboratorios.

1.6. Prácticas productivas profesionalizantes:Aprender emprendiendo.

Programa 2. Crédito fiscal:

2.1. Difusión y asistencia técnica.

2.2. Aplicación del régimen.

2.3. Evaluación y auditoría.

Programa 3. Formación profesional para el desarrollolocal:

3.1. Articulación con las provincias.

3.2. Diseño curricular e institucional.

3.3. Información, evaluación y certificación.

Programa 4.Educación para el trabajo y la integraciónsocial.

Programa 5. Mejoramiento de la enseñanza y del apren-dizaje de la Tecnología y de la Ciencia:

5.1. Formación continua.

5.2. Desarrollo de recursos didácticos.

Programa 6. Desarrollo de sistemas de información ycomunicaciones:

6.1. Desarrollo de sistemas y redes.

6.2. Interactividad de centros.

Programa 7. Secretaría ejecutiva del Consejo Nacionalde Educación Trabajo –CoNE-T–.

Programa 8. Cooperación internacional.

Los libros que, en esta ocasión, estamos acercando a lacomunidad educativa, se enmarcan en el Programa 5del INET; han sido elaborados por especialistas delCentro Nacional de Educación Tecnológica del INET ypor especialistas convocados a través del Programa delas Naciones Unidas para el Desarrollo –PNUD– desdesu línea “Conocimientos científico-tecnológicos para eldesarrollo de equipos e instrumentos”, a quienes estaDirección expresa su profundo reconocimiento por latarea encarada.

Desde el Centro Nacional de Educación Tecnológica–CeNET– encaramos el diseño, el desarrollo y la imple-mentación de proyectos innovadores para la enseñanzay el aprendizaje en educación técnico-profesional.

El CeNET, así:

• Es un ámbito de desarrollo y evaluación demetodología didáctica, y de actualización de con-tenidos de la tecnología y de sus sustentoscientíficos.

• Capacita en el uso de tecnología a docentes, profe-sionales, técnicos, estudiantes y otras personas de lacomunidad.

• Brinda asistencia técnica a autoridades educativasjurisdiccionales y a educadores.

• Articula recursos asociativos, integrando a losactores sociales involucrados con la EducaciónTecnológica.

Desde el CeNET venimos trabajando en distintas líneas deacción que convergen en el objetivo de reunir a profe-sores, a especialistas en Educación Tecnológica y arepresentantes de la industria y de la empresa, en accionescompartidas que permitan que la educación técnico-pro-fesional se desarrolle en la escuela de un modosistemático, enriquecedor, profundo... auténticamenteformativo, tanto para los alumnos como para losdocentes.

Una de nuestras líneas de acción es la de diseñar y llevaradelante un sistema de capacitación continua para profe-sores de educación técnico-profesional, implementandotrayectos de actualización. En el CeNET contamos conquince unidades de gestión de aprendizaje en las que sedesarrollan cursos, talleres, pasantías, conferencias,encuentros, destinados a cada educador que desee inte-grarse en ellos presencialmente o a distancia.

Otra de nuestras líneas de trabajo asume la respon-sabilidad de generar y participar en redes que vinculanal Centro con organismos e instituciones educativosocupados en la educación técnico-profesional, y conorganismos, instituciones y empresas dedicados a latecnología en general. Entre estas redes, se encuentrala Red Huitral, que conecta a CeNET con los CentrosRegionales de Educación Tecnológica -CeRET- y conlas Unidades de Cultura Tecnológica –UCT– instaladosen todo el país.

También nos ocupa la tarea de producir materiales decapacitación docente. Desde CeNET hemos desarrolla-

Juan Manuel KirschenbaumDirector Nacional

del Centro Nacional de Educación Tecnológica.Instituto Nacional de Educación Tecnológica

LAS ACCIONESDEL CENTRO NACIONALDE EDUCACIÓN TECNOLÓGICA

do distintas series de publicaciones –todas ellasdisponibles en el espacio web www.inet.edu.ar–:

• Educación Tecnológica, que abarca materiales queposibilitan una definición curricular del área de laTecnología en el ámbito escolar y que incluyemarcos teóricos generales, de referencia, acercadel área en su conjunto y de sus contenidos, enfo-ques, procedimientos y estrategias didácticas másgenerales.

• Desarrollo de contenidos, nuestra segunda serie depublicaciones, que nuclea fascículos de capaci-tación en los que se profundiza en los campos deproblemas y de contenidos de las distintas áreasdel conocimiento tecnológico, y que recopila,también, experiencias de capacitación docentedesarrolladas en cada una de estas áreas.

• Educación con tecnologías, que propicia el uso detecnologías de la información y de la comu-nicación como recursos didácticos, en las clasesde todas las áreas y espacios curriculares.

• Educadores en Tecnología, serie de publicacionesque focaliza el análisis y las propuestas en unode los constituyentes del proceso didáctico: elprofesional que enseña Tecnología, ahondandoen los rasgos de su formación, de sus prácticas,de sus procesos de capacitación, de su vincu-lación con los lineamientos curriculares y conlas políticas educativas, de interactividad consus alumnos, y con sus propios saberes y modosde hacer.

• Documentos de la escuela técnica, que difundelos marcos normativos y curriculares que desdeel CONET –Consejo Nacional de EducaciónTécnica- delinearon la educación técnica denuestro país, entre 1959 y 1995.

• Ciencias para la Educación Tecnológica, que presentacontenidos científicos asociados con los distintoscampos de la tecnología, los que aportan marcosconceptuales que permiten explicar y fundamentarlos problemas de nuestra área.

• Recursos didácticos, que presenta contenidos tec-nológicos y científicos, estrategias –curriculares,didácticas y referidas a procedimientos de cons-trucción– que permiten al profesor de laeducación técnico-profesional desarrollar, con susalumnos, un equipamiento específico para inte-grar en sus clases.

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INTRODUCCIÓN1.

Desde antes de la invención del transistor,era propósito de los ingenieros implementarfísicamente lo que se conocía, ya en esaépoca, como el álgebra de Boole.

Del formalismo de Boole se crean las yaconocidas funciones lógicas binarias: “nega-ción”, “or” y “and” y sus derivados “nor”,“nand”, “or-exclusivo” y “nor-exclusivo”.Estas funciones son conocidas, también,como ooppeerraaddoorreess llóóggiiccooss.

Este tipo de tratamiento resulta muy intere-sante de aplicar en aquellos casos de laingeniería en los que se plantea un proble-ma con variables que sólo tienen dosestados posibles.

La búsqueda de la tecnología ideal

ÁÁllggeebbrraa ddee BBoooollee es un conjunto de reglas que rela-cionan a una variable de salida con variables deentrada, para conformar una función denominadalógica, donde cada variable puede tener dos valo-res posibles –en forma genérica, “verdadero” y“falso”; más comúnmente, “0” y “1” lógicos–.

Así, uno de los primeros ejemplos clásicos deaplicación del Álgebra de Boole que –habitual-mente- consideramos con nuestros alumnos, esun circuito eléctrico formado por llaves que

encienden una lámpara, las que pueden conec-tarse formando diferentes caminos (en paralelo oen serie), a fin de que se cierre el circuito eléc-trico y se encienda la lámpara.

El estado de la lámpara “0” o “1” se asigna a lacondición de si está apagada o encendida, respec-tivamente.

De igual forma, el estado de cada llave se puede asig-nar para los casos de “llave abierta” o “llave cerrada”,que corresponden a “0” o “1” lógico, respectivamente.

Circuito eléctrico factible de ser representado por álgebra de Boole

Con la invención de la válvula electrónica enla década de 1930, comienza una carreraentre los grandes fabricantes de productoselectrónicos, a fin de recrear componentesque puedan emular diferentes tipos de fun-ciones lógicas.

Es así como se crea la primera computadora–denominada ENAC, Electronic NumercialIntegrator and Computer; integrador numéri-co electrónico y computador– construidacon una gran cantidad de estos dispositivos(18.000 válvulas) y que consumía 200.000watt. Sus dimensiones son las de un cuartode habitación.

Posteriormente, el transistor –creado en1947– da un nuevo giro en el desarrollo dedispositivos, tanto digitales como analógicos;su pequeño tamaño y bajo consumo permi-ten diseñar circuitos miniatura.

Hacia mediados de la década de 1950, se cons-truyen circuitos electrónicos en laboratoriosindustriales de dos compañías estadounidenses:Texas Instruments y Fairchild Semiconductor.

Desde 1958, se empieza a usar la palabrammiiccrrooeelleeccttrróónniiccaa. Un bloque –chip– de sili-cio de un área de 0.5 cm² puede contener,entonces, de 10 a 20 transistores con variosdiodos, resistencias y condensadores.

Así, nace la idea del cciirrccuuiittoo iinntteeggrraaddoo, uncircuito eléctrico muy avanzado formado, engeneral, por transistores, diodos, resistenciasy capacitores conectados convenientemente,a fin de realizar una tarea específica.

Jack Kilby, de Texas Instruments, es quien loinventa. Posteriormente, Robert Noyce hacemejoras en cuanto a resolver problemas deencapsulamiento de los chips.

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Con el conjunto de funciones básicas (and, ory negación) es posible implementar cualquiercircuito digital simple o complejo; desdemultiplexores y decodificadores, pasandopor flip-flops, contadores y registros de des-plazamiento, hasta dispositivos muycomplejos como los microprocesadores.

Como usted sabe, cada compuerta respondea una tabla de verdad o ecuación lógica, quees la que define su comportamiento.

Así, por ejemplo, una compuerta and de 2entradas hace que su salida sea “1” sólocuando ambas entradas valgan “1” y “0” paracualquier otra combinación de sus entradas.

El mismo análisis es aplicable a cualquierotra función. Siempre aparecen en las varia-bles los dos estados posibles “0 o F –defalso–” y “1 o V –de verdadero–”.

La implementación física de operadores lógicos

Esquemático y tabla de verdadde una compuerta and

Plantear esto en un papel o en la computa-dora (cuando se hacen simulaciones decircuitos digitales) es válido. El problema essu implementación física; el desafío se plan-tea cuando debemos pasar del “0” lógico y“1” lógico a algo más tangible.

La primera respuesta es asociar el “0” y el “1”lógico a dos estados diferentes de algún pará-metro físico. Existen varias posibilidades:emplear parámetros eléctricos, magnéticos,ópticos o de cualquier otra naturaleza, donde sepueda desarrollar un circuito capaz de generarla lógica binaria requerida. De aquí, los alum-nos concluyen que una and se puedeimplementar realizando un circuito eléctrico enel que se alimenta una lámpara con una batería,entre las cuales hay dos llaves en serie. Para quela lámpara encienda (“1” lógico), deben estarambas llaves cerradas (en “1” lógico).

Las primeras manifestaciones de generaciónde circuitos lógicos se obtienen empleandocircuitos eléctricos; en ellos, los parámetrosmás aceptables a utilizar para definir losniveles lógicos “1” y “0” son, en principio, llaatteennssiióónn eellééccttrriiccaa yy llaa ccoorrrriieennttee eellééccttrriiccaa.

De ambos, se adopta la tensión eléctricacomo la representación física de una variablelógica que se relaciona con los estados bina-

rios; por ejemplo 0 volt de tensión represen-ta el estado binario “0” lógico y +5 voltrepresenta el estado binario “1” lógico.

Surge, así, el concepto de familia lógica.

Utilizando el parámetro tteennssiióónn como nexoentre el mundo físico y el numérico, es posibleconstruir –para este caso– circuitos eléctricosque puedan realizar operaciones lógicas.

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FFaammiilliiaa llóóggiiccaa es una tecnología que emplea unaserie de componentes con una configuración par-ticular y características de funcionamientoperfectamente definidas, de manera de poderimplementar físicamente funciones lógicas.

1En esta publicación abordamos la tecnología CMOS (Metal-óxido-semiconductor complementario)

Dado el conocimiento de los operadores lógicosestudiados, el profesor pregunta a los alumnos:

• ¿Cómo asociamos los valores de las varia-bles lógicas de una compuerta con algoreal?

• ¿Qué ejemplo en la vida cotidiana puedeasimilarse a, por ejemplo, una función and?

• ¿Cómo se puede generar el hardware deuna and o de otra compuerta?

La idea es construir circuitos integradoscapaces de:

• consumir poca corriente para usarlos enaplicaciones portátiles,

• implementar muchas funciones lógicas enun área muy pequeña (esto baja el costo),

• ser veloces, a fin de realizar muchasoperaciones matemáticas en corto tiempo,

• reducir la posibilidad de mal funcionamien-to ante la presencia de ruido eléctrico.

Para ello, podemos establecer –como una metahipotética–:

•• ¿¿CCuuáálleess ssoonn llaass ccaarraacctteerrííssttiiccaass iiddeeaalleess qquueetteennddrrííaa qquuee tteenneerr uunnaa ffaammiilliiaa llóóggiiccaa??

A partir de esta especificación, vamos a vercómo los sucesivos avances tecnológicosfueron dando lugar a diversos tipos de familiaslógicas1 que han tratado y siguen tratando dealcanzar esta meta utópica.

Si consideramos que cada compuerta es un cir-cuito activo, entonces éste debe ser alimentado

con una fuente de tensión eléctrica; si es pasivo,esta fuente no es necesaria.

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Esquema de una compuerta genérica

¿Cuáles son las características de estafamilia lógica por crear?

11.. Que sus entradas respondan a dosvalores de tensión que consideremoscomo “0” y “1” lógicos; por ejemplo,podemos suponer que “0” corres-ponde a 0 volt y “1” corresponde a unatensión de Vcc = +5 V.

22.. Que el circuito no consuma corriente–es decir, disipación de potencia nula,con lo cual la batería tendría unaduración ilimitada–.

33.. Que la salida mantenga los niveles detensión para el “0” lógico y “1” lógicoinvariable, independientemente delvalor de la carga aplicada.

44.. Que sea infinita la inmunidad al ruidorespecto al que puedan presentar lasentradas.

55.. Que la velocidad de respuesta seainstantánea; o, lo que es lo mismo, quela salida responda a los cambios delas entradas, en tiempo nulo, con locual no existirían retardos de tiempo.

Todo esto es utopía. Pero, lo interesantees, al menos, comenzar el camino haciaella. Y esto es lo que han intentado lasdiferentes tecnologías desarrolladas desdela década del ‘70 hasta hoy, las que hanlogrado acercarse cada vez más a estafamilia lógica ideal.

Analicemos la viabilidad de cada una delas premisas que nos planteamos:

11.. Es imposible asignar a un nivel lógicoun determinado valor de tensión, yaque siempre existe ruido que se suma alas señales.

22.. Un consumo nulo de potencia implicaque, si el circuito es activo, éste nodebería tomar energía de la fuente dealimentación.

Esto se traduce en que, internamente,no debería haber consumo y que lasalida no debería entregar corrientealguna a las cargas conectadas a él.

Además, sus entradas deberían presen-tar una impedancia infinita a lo que estéconectado a ellas.

Del mismo modo, su salida no deberáentregar corriente a carga alguna yaque, si existiera, debería ser suministra-da por la fuente de alimentación –y estoestá vedado–.

La única forma de conseguir esto es concargas de impedancia infinita. Como, engeneral, la salida de una compuerta dadase conecta a las entradas de otras, éstasdeberían entonces tener una impedanciade entrada infinita.

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Representación de consumo nuloen una compuerta ideal

Representación indicando erogación nulade corriente por parte de la salida

Representación indicando impedancia infinitaen las entradas (consumo nulo de éstas)

33.. Aunque supusiéramos que se permiteentregar corriente a lo que está conecta-do a la salida, la tensión que genere éstapara un nivel lógico dado (por ejemplo,“1” lógico) no debe modificarse aunquela carga sea muy grande. Esto significaque la salida se debe comportar comoun generador de tensión de corrientecontinua de resistencia interna de fuen-te nula, con lo cual siempre entregará sutensión, sin importar qué carga seconecte a él (excepto, el caso límite deun cortocircuito franco a su salida).

44.. En lo que respecta a la inmunidad alruido, si el rango de tensiones de entra-da va desde –digamos– 0 V a +Vcc, lomejor que podemos hacer para comba-tir el ruido que pueda introducirsejunto con la señal eléctrica que contieneel dato “0” o “1” es lograr que:

• si la tensión de entrada varía entre0 V y la mitad de Vcc (en estecaso, +2,5 V), las entradas siganinterpretando a la señal total comoun “0” lógico;

• si la tensión de entrada varía entre lamitad de Vcc y Vcc, las entrada lointerpretarán como un “1”.

Por lo tanto, lo máximo que podemosaspirar es una inmunidad al ruido del50 % de la tensión de alimentación demi circuito –o sea, 2,5 V–.

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Representación de impedancia desalida nula (generador de tensión ideal)

Consideremos un problema específico para esterasgo en particular.

Estamos analizando, junto con los alumnos, cómo puedeel ruido eléctrico perjudicar un circuito electrónico digital.

Para esto, analizamos el caso más simple: el de una com-puerta inversora que tiene sólo una entrada.

Suponemos, entonces, que tenemos un circuito querealiza la función de negación (inversor).

Esquema de un circuito inversor o negador

5. Consideremos la premisa de la velocidad:Todo dispositivo físico tiene un tiempode respuesta que no puede ser nulo.

Imaginando sólo un cable de cobre porel cual circula una corriente eléctrica, la

señal que se inyecta en un extremo viajaa una velocidad finita; ésta es muy alta,muy alta, pero siempre insume un tiem-po dado en llegar hasta el otro extremo.

Cualquier circuito electrónico emplea-

1144

Éste tiene una entrada y una salida tal que, en estaúltima, siempre debe adoptar el estado lógicoopuesto al de la entrada ( “0”, cuando la entradaestá a “1”; y, viceversa).

Los alumnos analizan la función de transferenciaideal para este inversor y desarrollan la siguientefigura; en ella, el circuito está alimentado con unatensión unipolar de +Vcc:

Entonces, observan:

a) Que la tensión de la salida estará a +Vcc siem-pre que la entrada no supere los +Vcc/2.

b) La tensión de la salida estará en 0 V, mientras latensión de entrada no baje de +Vcc/2.

c) De lo anterior, derivan que existe una transiciónabrupta entre los valores de 0 V y +Vcc en la salida,que se produce cuando la entrada pasa por +Vcc/2.

En estas condiciones, el margen de ruido –comoanalizaban con su profesor– será del 50 % de la ten-sión de alimentación, a fin de que el estado lógicode la salida no cambie aún en presencia de ruido.

Junto con su profesor, analizan dos gráficas tempo-rales en las que se puede observar la evolución enel tiempo de la entrada y la salida. En el primer caso,la entrada no tiene ruido; en el segundo, a la señalque contiene información se le ha sumado ruido.

Mientras el ruido no haga que toda la tensión aplica-da a la entrada supere los +Vcc/2, la entrada seguiráinterpretando dicha señal como un “0” lógico y lasalida seguirá siendo “1” lógico; y, viceversa.

Función de transferencia de un inversor ideal

Diagrama de tiempos sin ruido a la entrada

Diagrama de tiempos conpresencia de ruido a la entrada

do para implementar una función lógi-ca, está construido no sólo de cablessino también de semiconductores, loscuales tienen una cierta inercia a res-

ponder en tiempo nulo.

Como conclusión, la hipótesis de tiem-po de retardo nulo es inválida.

1155

En los comienzos de los años ‘60, apare-cen circuitos que implementan algunasfunciones lógicas, basándose en el uso deresistencias y de diodos semiconductores.Esto da lugar a lo que se llama llóóggiiccaaddiiooddoo--rreessiisstteenncciiaa –o, simplemente, lógicade diodo, DL–. Su principal desventaja esque no pueden implementar funcionesnegadas ni conectar muchas compuertasen cascada, ya que la señal eléctrica se vadegradando cada vez más.

Posteriormente, aparece el transistor y, juntocon la inclusión de resistencias, se imple-mentan circuitos digitales que dan origen a lafamilia llóóggiiccaa rreessiisstteenncciiaa--ttrraannssiissttoorr ––RRTTLL––. Sibien ésta permite, ahora, implementar fun-ciones negadas y no existe ya el problema dedegradación de la señal, su velocidad de res-puesta es muy pobre.

Esto exige que siga experimentándose conotros tipos de configuraciones circuitales.

En la década de 1970 se desarrollan variasfamilias de circuitos lógicos digitales que danorigen a una evolución permanente de cir-cuitos que, aún hoy en día, se siguenempleando. Las preponderantes son la llóóggiiccaattrraannssiissttoorr--ttrraannssiissttoorr ––TTTTLL––, la llóóggiiccaa aaccooppllaa--

ddaa ppoorr eemmiissoorr ––EECCLL–– y la lógica MMOOSS22 ddeessiimmeettrrííaa ccoommpplleemmeennttaarriiaa ––CCMMOOSS––..

La TTL está, básicamente, desarrollada contransistores bipolares del tipo NPN3 con elagregado de diodos y resistencias. La CMOS,en cambio, sólo contiene en sus circuitostransistores MOSFET –transistor de efecto decampo tipo MOS–.

Las ventajas aparentes de esta nueva tecno-logía CMOS frente a la TTL, son:

• Bajo consumo sin señal.• Mayor inmunidad al ruido eléctrico.• Mayor capacidad de carga a la salida

para alimentar a otras compuertas.• Posibilidad de operar con tensiones de

alimentación desde 3 V hasta 18 V.

Su principal desventaja:

• Ser mucho más lenta que la TTL.

Al principio, sólo resulta posible implemen-tar funciones simples en cada chip, lo queobliga a fabricar circuitos integrados de fun-ciones específicas; por ejemplo, todo el chip

La evolución de las familias lógicas

2MOS –metal óxido semiconductor– es una tecnología de semi-conductores que permite implementar un tipo particular detransistores de efecto de campo (FET; Field Effect Transistor).

3NPN significa que el transistor está formado por tres materia-les semiconductores: dos del tipo N –es un semiconductor quetiene cargas negativas en exceso– y uno del tipo P –tiene car-gas positivas en exceso–, formando un “sándwich” entre losdos primeros y el último. De esta manera, se forman dos jun-turas N-P y P-N donde el material P es común a ambas.

implementa funciones and o nor, etc. Por lotanto, para sintetizar un circuito digital dado,es necesario conectar muchos de ellos paraobtener los resultados deseados.

A medida que latecnología elec-trónica digitalsigue avanzando,haciéndose cadavez más compac-ta, comienza a seraplicada al diseñode dispositivos complejos, como es el caso delos microprocesadores y de otros dispositivosde alta densidad de integración tales comomemorias de estado sólido.

Los primeros dispositivos comerciales queemplean circuitos integrados de alta den-sidad de integración son las calculadoras,las que dan origen –al comienzo de ladécada de 1980– al nacimiento de lascomputadoras comerciales.

Hoy en día, se han alcanzado densidades deintegración tan altas, que los circuitos inte-grados digitales pueden contener variasdecenas de millones de transistores en unárea de silicio de pocos milímetros cuadra-dos. Tal es el caso de los microprocesadoresque se emplean en las computadoras perso-nales como, por ejemplo, los conocidosPentium® de Intel.

Con la mejora en la tecnología de fabrica-ción de circuitos integrados y con nuevasideas para desarrollar esquemas de cone-xionado interno más eficientes, lasfamilias TTL y CMOS van haciéndose cadavez más veloces.

Es así que, de la primitiva TTL, se pasa a nue-vas subfamilias (variaciones de la TTL conotros circuitos internos y usando transistoresbipolares mejorados). De la inicialmenteconocida serie 74, se pasa a la 74L, 74S y, porúltimo, con la inclusión de transistores deltipo Schottky, se comienzan a producir lasseries 74LS, 74ALS y 74F.

Por el lado de CMOS, de la inicial –la serie4000– se pasa a la 74HC/HCT y, por último,a la 74AC/ACT.

En la carrera por conseguir la familia másrápida y de menor consumo, gana la CMOSfrente a la TTL, ya que, con la mejora encuanto a la disminución del tamaño con quepueden fabricarse los transistores MOS, seconsiguen los beneficios de:

• Mayor velocidad de respuesta.• Menor consumo.• Mayor densidad de integración (Para reali-

zar una misma función lógica, CMOS–respecto de TTL– sólo usa transistores ylo hace en menor cantidad).

Este último rasgo es decisivo, ya que permitela implementación de circuitos mucho máscomplejos que con TTL, en una misma áreade silicio; y, además, a una velocidad un pocomayor que la obtenida con la versión másrápida de la subfamilia TTL, la 74F.

La familia lógica acoplada por emisor –ECL–,por su parte, está basada en el uso de tran-sistores bipolares, diodos y resistencias.Resulta mucho más veloz que TTL y CMOS;pero, emplea lógica binaria negativa, ademásde trabajar con fuentes de alimentación nega-tivas de –5,2 V. TTL y CMOS trabajan con

1166

La cualidad ccoommppaaccttooresulta de la introduc-ción de cada vez mayorcantidad de compo-nentes en una mismaárea de silicio.

lógica binaria positiva y tensiones de alimen-tación positivas, TTL emplea fuentes de +5 Vy CMOS, fuentes entre +3 V y +18 V.

También existe, en la actualidad, otra familialógica denominada BBiiCCMMOOSS que integra tantotransistores bipolares (de ahí, las siglas Bi) comode efecto de campo (CMOS) para implementarcompuertas. Es empleada en ciertas aplicacionesen las que se requiere, principalmente, veloci-dad pero con gran capacidad de carga a la salidade las compuertas.

Otra tecnología que está siendo utilizada enaplicaciones de muy alta velocidad es la basa-da en el empleo de transistores de arsenurode galio (AsGa) en lugar de silicio (Si), como

es el caso de las lógicas ECL, TTL y CMOS.

Con esto se logra una mejora sustancial encuanto a velocidad de respuesta de los tran-sistores, ya que las velocidades que puedenalcanzar los electrones en este material sonsuperiores que en silicio. Esto se traduce enmenores tiempos de conmutación y, porende, en mayor frecuencia de operación alimplementar circuitos digitales. Si bien estoes un gran avance, su elevado costo la haceutilizable sólo en aplicaciones donde ECL noalcanza la velocidad necesaria, como es elcaso de los manejadores de láseres semicon-ductores en aplicaciones de comunicacionesen los que se manejan señales digitales delorden del GHz4.

a. La idea es conseguir aparatos, a fin deanalizar chips de variada familia lógica.Por ejemplo: Una PC tipo IBM compati-ble XT debería tener integrados TTL,mientras que cualquier Pentium sólocontendrá integrados CMOS.

b. Existe una gran cantidad de lugares enInternet que ofrecen esquemas de cir-cuitos electrónicos, tanto analógicoscomo digitales; uno de ellos es, por

ejemplo, wwwwww..ppaabblliinn..ccoomm..aarr, en castella-no. Por otra parte, revistas tales como laespañola Elektor o Electrónica &Computadores son una buena fuente dediagramas. Los manuales de circuitos inte-grados de las empresas: Analog Devices,Texas Instruments, Burr-Brown, Philips,Motorola, National Semiconductors, etc. sue-len contener aplicaciones de los chips quecomercializan.

1177

Va a resultar útil que sus alumnos:

a.En equipos electrónicos –calculado-ras, computadoras personales, etc.–nuevos y viejos (de más de dosdécadas, por ejemplo), identifiquenqué circuitos integrados son digitales..

b.Analicen diagramas del tipo esquemáticode circuitos, obteniéndolos en Internet,en revistas y/o manuales de aplicacioneselectrónicas, a fin de identificar quéchips son digitales.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 11

4Gigahertz. 1 GHz equivale a mil millones de hertz.

Existen dos maneras de clasificar a los circui-tos integrados (CI) según el tipo de señalque, generalmente, pueden procesar:

•• CCiirrccuuiittooss eelleeccttrróónniiccooss aannaallóóggiiccooss..Están especialmente diseñados paratrabajar con señales analógicas; esdecir, con señales de tensión ocorriente que pueden tomar cual-quier valor posible en un rango dado.Ejemplos de estos circuitos son losamplificadores operacionales, losreguladores de tensión, etc.

•• CCiirrccuuiittooss eelleeccttrróónniiccooss ddiiggiittaalleess.. Sonaquellos que se diseñan para poder pro-cesar señales digitales; es decir, señalesque, generalmente, tienen un númerofinito de posibles valores de tensión ocorriente. Tal es el caso de los circuitosque trabajan con lógica binaria (sólodos estados posibles).

La tecnología CMOS ingresa en cualquiera deestas clasificaciones; pero, en este material decapacitación vamos a estudiar la relacionadacon la electrónica digital.

1188

LA TECNOLOGÍA CMOS2.

CMOS es la sigla, en inglés, deComplementary MOS, que significa MOScomplementario.

La palabra MOS, por su parte, es una abrevia-tura de MOSFET –metal-óxido-semiconductorFET– que se refiere a un tipo de transistor FET–Field Effect; transistor de efecto de campo– enel que la compuerta está separada del canal deconducción por una delgada capa de materialaislante de metal-óxido.

La palabra comple-m e n t a r i o ,finalmente, seatribuye porquese utilizan los dostipos conocidos

de transistores deefecto de campo,de canal N y decanal P.

Los avances tec-nológicos de hoyen día buscanfabricar circuitosintegrados cadavez más comple-jos; es decir,aquellos circuitosen los que puedaimplementarse una gran cantidad de funcio-nes diferentes. Para ello se han idoperfeccionando, con el correr del tiempo,

¿Qué significa CMOS?

Recordamos que losttrraannssiissttoorreess ddee ccaannaall NNson aquellos cuya zonade terminales de fuente

–Drain– y de sumidero–Source– está fabrica-da de material de siliciocon átomos donores(con exceso de elec-trones libres) y que losttrraannssiissttoorreess ddee ccaannaall PPson aquellos en los queel material del terminalde compuerta –Gate–está fabricado de mate-rial de silicio con átomosaceptores (con falta deelectrones libres).

técnicas de fabri-cación de chipsde cada vezmayor densidadde integración.

La densidad deintegración encircuitos digitalesestá relacionadadirectamente conla cantidad depuertas lógicasque se puedenfabricar en unárea de siliciodada –general-mente, de pocosmilímetros cua-drados–. Los métodos de fabricaciónmodernos permiten construir chips con ungrado de complejidad tal que puede alcan-zarse un rango de más de 100.000compuertas por integrado. Según este gradode complejidad, los circuitos integrados (CI)se pueden clasificar según los siguientesniveles o escalas de integración:

• SSI (pequeña escala), menor de 10 puertas.• MSI (media escala), entre 10 y 100 puertas.• LSI (alta escala), entre 100 y 10.000 puertas.• VLSI (muy alta escala), a partir de

10.000 puertas.

La capacidad de integración depende, funda-mentalmente, de dos factores:

•• EEll áárreeaa ddeell cchhiipp ooccuuppaaddaa ppoorr ccaaddaa ccoomm--ppuueerrttaa.. Ésta está condicionada, a su vez,por el tipo y el número de transistoresutilizados para realizarla: Cuanto menor

sea esta área, mayor será la capacidad deintegración a gran escala.

•• EEll ccoonnssuummoo ddee ppootteenncciiaa.. En un circuitointegrado se implementan muchas com-puertas en un espacio reducido dealgunos milímetros cuadrados de área.El consumo total del chip es igual alconsumo de cada compuerta, multipli-cado por el número de compuertas. Siel consumo de cada una de ellas es ele-vado, se generará mucho calor en elchip, debido al efecto Joule, de talforma que –si este calor no es disipadocorrectamente– se puede producir unaumento de temperatura que provoqueun funcionamiento errático de los cir-cuitos que integran el chip hasta,incluso, llegar a su destrucción.

Desde sus inicios hasta la actualidad, la tecnolo-gía CMOS ha ido evolucionando de tal formaque los sucesivos procesos tecnológicos basadosen la utilización de transistores de efecto decampo del tipo MOS (metal-óxido semiconduc-tor) han logrado densidades de integración tangrandes, que hoy es posible desarrollar circuitosextremadamente complejos –como un micropro-cesador formado por millones de transistores–.

Para tener unaidea de este desa-rrollo, recordemosque el primermicroprocesadororientado al usode computaciónfue el 8086 de laempresa Intel®, lanzado al mercado en 1977 yconstruido por 29.000 transistores. En 1993aparece el primer microprocesador Pentium,con más de 3.000.000 de transistores. Poco

1199

Se denomina cchhiipp alconjunto de la oblea desilicio (donde se hafabricado el circuitoelectrónico) y elencapsulado (formado,habitualmente, por lacarcasa y los pines deinterconexión). Estacarcasa suele constru-irse de materialplástico o cerámicoaunque, excepcional-mente, puede ser demetal –como es elcaso de circuitososciladores digitalesde cristal de cuarzo–.

Como punto de refe-rencia de comparación,cada transistor es unas2.000 veces más delga-do que un cabellohumano.

2200

Los circuitos CMOS son inventados en 1963en los laboratorios de Fairchild®.

Su tecnología es utilizada, inicialmente, en apli-caciones militares y aeroespaciales, debido a subajo consumo. Su uso comercial no comienzahasta después de 1968 y es la empresa RCA® laque inicia su fabricación y distribución.

Una de las primeras aplicaciones de CMOSpara uso comercial es en el diseño de circui-tos electrónicos en relojes de pulsera, ya queen ellos se necesita muy bajo consumo decorriente eléctrica y la velocidad está limita-da a unos pocos kilohertz (1 kHz equivale a1.000 hertz) –porque, generalmente, losrelojes trabajan con un oscilador de frecuen-cia inicial de alrededor de 32 kHz–.

La tradicional tecnología CMOS –denomina-da serie CD4000– trabaja con aluminio comomaterial para implementar las compuertas de

los transistores. Esto posibilita el uso de ten-siones de alimentación entre 3 y 18 V.Posteriormente, se pasa a utilizar otro tipo dematerial: el silicio policristalino.

Por muchos años,los circuitos CMOSse emplean en 5 V,a fin de compatibi-lizarse con la únicatensión de alimen-tación posible enTTL.

A comienzos de ladécada del ’90,debido a que senecesita disponerde dispositivoscada vez más rápi-dos –a fin de queno se exceda la

Los cambios en CMOS

TTTTLL abrevia la expresiónTransistor-TransistorLogic –lógica transistor-transistor– que defineotra tecnología de fabri-cación de circuitoselectrónicos digitalesque se empleó antesque CMOS y que fue labase de la lógica digi-tal por muchos años.Actualmente, TTL hasido desplazada porlos nuevos dispositivosde alta velocidadCMOS.

más de 10 años después, el Pentium IV lograuna densidad de integración tan alta que es lamayor en la actualidad, con más de125.000.000 de transistores fabricados en unsolo chip. Estas cantidades se han logradogracias a la posibilidad de crear transistoresextremadamente pequeños; en este caso, sutamaño es de unos 50 nm (1 nm –nanometro-equivale a 10-9 metros; es decir, a una milési-ma de micrón).

Una ventaja asociada a la inclusión de tantostransistores dentro de un chip, es que así sepueden conseguir velocidades de trabajomucho mayores –ya que no hay que salir del

área de silicio– y que se evitan las capacida-des parásitas de las pistas de circuitoimpreso, las que limitan considerablementela velocidad de respuesta de los dispositivoselectrónicos.

En el caso del Pentium IV, ya se han alcanza-do los 4 GHz de frecuencia de operacióninterna (1 GHz equivale a mil millones deciclos por segundo); pero, la frecuencia detrabajo con la cual el microprocesador traba-ja con el resto de los circuitos electrónicosasociados en el motherboard (placa madre) dela computadora es de algunos cientos deMHz, debido al problema antes mencionado.

disipación depotencia al aumen-tar la frecuencia detrabajo–, es necesa-rio trabajar conmenor tensión deoperación. Hoy endía tenemos circui-tos integrados queestán operandocon tensiones dealrededor de 1 V.

A diferencia de la tecnología TTL, CMOSsiempre mantiene –salvo excepciones quedetallamos más adelante– la misma estructu-ra de transistores para la implementación decompuertas lógicas, tales como inversores,nand, and, or, nor, etc. Los que sí han idovariando desde fines de la década del ‘70hasta hoy son los procesos de fabricación delos circuitos integrados CMOS.

Es por eso que, haciendo un poco de historia,tenemos la siguiente secuencia de series CMOS:

Si bien, inicialmente, CMOS no puede com-petir con la popular tecnología TTL, losfabricantes de circuitos integrados empiezana incorporar esta tecnología muy lentamenteen el mercado internacional, debido a lassiguientes características –que profundiza-mos en las próximas páginas–:

• Muy bajo consumo con señal estática.• Amplio rango de tensiones de ali-

mentación.• Alta inmunidad al ruido.• Alta capacidad de carga.• Gran densidad de integración.

Esto da a los diseñadores de circuitos digita-les otra opción a la ya conocida performanceque brindaba la lógica TTL, cuyo mayorlogro –en ese entonces– es la alta velocidadde respuesta de los circuitos integrados. Encambio, CMOS dista mucho de ser una tec-nología veloz; la velocidad que se puedeconseguir en las series originales es unas diezveces menor.

Sin embargo, empieza a tener cabida enaquellas aplicaciones en las que se necesitamuy bajo consumo de corriente eléctrica y enlas que la velocidad de respuesta no es unrequerimiento importante; esto es, donde esposible trabajar a frecuencias de señal pordebajo de los 10 MHz (1MHz equivale a un

2211

Para ahondar en TTL,le recomendamos leer:

• N o r i e g a , S e r g i o(2005) Familia TTL.Instituto Nacional deEducación Tecno-lógica. Buenos Aires.

Este libro estád i s p o n i b l e e nwwwwww..iinneett..eedduu..aarr..

5La denominación 4000 se refiere a una serie de dispositivoscuyo número de identificación de la función que realiza elchip empieza con el número 4000. Se tiene así, por ejemplo:el 4001 que implementa funciones nor de 2 entradas, el4011 que implementa funciones nand, etc.

6Es importante aclarar que, dependiendo del origen de labibliografía, es posible encontrar diferentes denominacionesen las distintas subfamilias de circuitos integrados digitales.Cada fabricante trata de diferenciarse del resto haciendocambios en las siglas que identifican el tipo de tecnología deque se trata. En los dispositivos CMOS de alta velocidad, porejemplo, podemos encontrar siglas como MM74HC –dadapor la empresa Motorola®, ahora ON Semi®– o 74HC –dadapor la empresa Fairchild®–.

millón de hertz o ciclos por segundo).Porque, los circuitos basados en la tecnologíaTTL resultan rápidos pero consumen muchacorriente. Por ejemplo: a un solo inversor delos 6 que tiene el chip 7404 se le debe sumi-nistrar una corriente de poco más de 1miliampere (1 mA equivale a una milésimade ampere), mientras que a uno similar enCMOS del chip CD4009, sólo algunas dece-nas de nanoampere (1 nA equivale a unamilésima de millonésima de ampere).

Por otro lado, la posibilidad de alimentar aestos circuitos integrados con tensiones dealimentación entre 3 V y 18 V, frente a losrígidos 5 V de TTL, permite aumentar aúnmás el campo de aplicaciones.

Sumado a lo dicho sobre el bajo consumo,era posible, por ejemplo, emplear fuentesportátiles tales como baterías de 9 y de 12 V.

Otro punto a favor de CMOS es el margen deruido, variable en la que puede casi cuadru-

plicar el nivelconseguido enTTL, a igual valoren la tensión dealimentación.

Idealmente, vimosque lo mejor quese puede esperares una inmunidadal ruido del 50 %de la tensión dealimentación deuna compuertadada. CMOS seacerca más que TTL a esa consigna, ya quealcanza, al menos, el 30 % de la tensión defuente.

Como ejemplo citemos que, haciendo com-paraciones absolutas, con 5 V de tensión dealimentación, CMOS tiene un valor en ten-sión de margen de ruido de 1,5 V, mientrasque TTL tiene 0,4 V.

2222

El mmaarrggeenn ddee rruuiiddoo esuna característica delas familias lógicas.Nos habla de la habili-dad que tiene unacompuerta lógica dadapara funcionar correc-tamente, aún enpresencia de ruido.Cuanto mayor sea estemargen, mejor es lainmunidad que esacompuerta tiene.

Análisis de las características eléctricasde dispositivos CMOS estándar

A fin de realizar un análisis de las propieda-des eléctricas más sobresalientes de undispositivo CMOS, estudiamos el caso deuna compuerta inversora; porque, a partir deeste análisis, va a resultar muy fácil entendercómo trabajan otros tipos de compuertas.

1. EL INVERSOR CMOS

En la figura7 vemos el circuito esquemático deinversor implementado con tecnología CMOS.

Como usted puede apreciar, el circuito es muysencillo y consta de dos transistores MOS:

• uno de canal P o PMOS y• otro de canal N o NMOS.

Éstos se conectan en serie entre el terminalde alimentación más positivo, generalmente,denominado VDD (unido al terminal Source -fuente- del PMOS, S1) y el terminal dealimentación más negativo, denominado VSS(unido al terminal Source –fuente- delNMOS, S2).

La entrada está formada por la unión de lascompuertas –Gates– de ambos transistores,designadas como G1 y G2.

La salida se toma del punto medio; es decir,de la unión de los terminales Drain –drena-dor– designados como D1 y D2, para elPMOS y NMOS, respectivamente.

El principio de funcionamiento de un tran-sistor de efecto de campo tipo MOS se basaen la aplicación de una tensión entre los ter-minales de Gate (G) y Source (S), a fin delograr la conducción de corriente entre losterminales de Drain (D) y Source (S).

Entre el material del sustrato de silicio y lacompuerta de metal existe un aislante que,generalmente, es óxido de silicio. Se forma,así, un capacitor entre la compuerta y la zonacomprendida entre los terminales D y S.

2233

7Usted va a advertir que, en las figuras usamos el símbolo elec-trónico Vdd cuando correspondería la nomenclatura VDD Larazón es que los programas de edición de símbolos electróni-cos no permiten la inclusión de subíndices. Considere usted,entonces, que VDD y Vdd son equivalentes.

Esquema eléctrico de un inversor CMOS básico

Porción de oblea de silicio dondese construye un transistor MOS

De esta manera, para el NMOS, cuando se apli-ca tensión entre G y S con la polaridadapropiada, por efecto capacitivo, se proveen car-gas eléctricas en la zona comprendida entre losterminales de D y S; se crea, así, un canal deconducción eléctrica donde los portadores eléc-tricos que circulan por este canal son electrones.

En la figura se puede observar el caso de untransistor NMOS donde se aplica tensión positi-va (G más positiva que S) en la compuerta G.

Las cargas positivas (indicadas con el símbo-lo “+”) inducen, por efecto capacitivo, cargasnegativas (símbolo “-“).

Si, además, se alimenta con tensión al circui-to de D y S, a partir de un determinado valorde tensión VGS, comienza a circular unacorriente entre D y S, IDS.

Este valor de tensión entre G y S –que hacecomenzar la conducción de un transistorMOS– se denomina tteennssiióónn uummbbrraall. Tienevarias designaciones; una de ellas es VTH

8; o,simplemente, VT.

En la siguiente figura vemos el mismo tran-sistor NMOS pero con el agregado de unterminal adicional (indicado como “B”) que,para los efectos prácticos, no influye en elcomportamiento eléctrico del transistor. Suutilidad es la de disminuir los efectos quegenera la formación de diodos parásitos en lazona de la oblea de silicio donde se constru-ye el transistor. Este cuarto terminal es elindicado en el símbolo de los transistoresMOS con la flechita saliendo (en el caso delPMOS) o entrando (para el NMOS) del ter-minal de la compuerta.

El mismo análisis se puede hacer para untransistor PMOS.

Su construcción es, básicamente, similar a ladel NMOS, excepto que el sustrato es deltipo N y, cuando se lo polariza correctamen-te, forma un canal entre los terminales D y Sdonde circulan cargas positivas (huecos) yno electrones –como en el caso del NMOS–.

Otra diferencia es la constructiva. Ambostransistores tienen distinto tamaño de longi-tud y ancho del canal de conducción. Esto sedebe a que es necesario compensar las dife-rencias eléctricas entre ellos, a fin de lograrlos mismos tiempos de conmutación.

Las polaridades de las fuentes de alimenta-ción VGS y VDS que se necesitan para que elPMOS entre en conducción, deben seropuestas al caso NMOS.

Como resumen, en la siguiente figura se mues-tran las polaridades que deberían tener ambostransistores para que conduzcan electricidad:

2244

Transistor NMOS con 4 terminales,polarizado para generar una corriente IDS

8TH es la abreviatura de Threshold, umbral

Dependiendo de los valores de VGS y VDS apli-cados, es posible que los transistores trabajenen tres zonas de funcionamiento perfecta-mente definidas:

•• ZZoonnaa ddee ccoorrttee.. Cuando la tensión VGS noha superado cierto valor de tensión,denominada tensión de umbral VT. Eneste caso, idealmente, no fluye corrien-te entre D y S.

•• ZZoonnaa ddee ttrrííooddoo.. En esta zona, cuando latensión entre los bornes D y S es menora la diferencia VGS – VT ( VDS < [VGS –– VT]), la corriente IDS varía proporcio-nalmente con VDS. Esto significa que IDS == K VDS (donde K es una constante) yque el MOS se comporta como si fuerauna resistencia eléctrica.

•• ZZoonnaa ddee ssaattuurraacciióónn.. Se trabaja en estazona cuando se cumple que VDS > (VGS –– VT). En este caso, la corriente IDS ya noresponde a VDS y se mantiene constante.Se puede considerar que el MOS traba-ja como un generador de corrienteconstante.

Dependiendo de la bibliografía y del fabricante,los transistores NMOS y PMOS pueden apare-cer dibujados de diferentes maneras:

Volviendo al circuito del inversor CMOS,tenemos que los terminales de compuerta deambos transistores están unidos.

La tensión de comando para definir cómo seva a comportar cada uno de ellos es la ten-sión aplicada VGS.

Para estudiar cómo funciona este inversor,vamos a aplicar dos niveles de tensión:

2255

Polaridades adecuadas para que conduzcanlos transistores NMOS y PMOS

Representación de un MOS, cuando IDS varíalinealmente con VDS, con VGS fija

Otra manera de simbolizar los transistores MOS decanal N y P; el PMOS se puede diferenciar del NMOS

por el círculo que tiene en la entrada de compuerta

• VDD (equivalente a un nivel lógico alto o“1”) y

• VSS (equivalente a un nivel bajo o “0”).

CCaassoo 11.. TTeennssiióónn ddee eennttrraaddaa aa VVDDDD.. Aquí tene-mos que la tensión VGS del NMOS serápositiva e igual a VDD, por lo que hará con-ducir a él, presentando una resistenciarelativamente baja de unos 1.000 ohm. Encambio, la tensión VGS del PMOS será nula,ya que ambos terminales G y S están almismo potencial.

En estas condiciones, el PMOS queda corta-do y presenta una resistencia muy grande,del orden de 1010 ohm (10.000 MΩ).

Entonces, el circuito equivalente de salida delinversor CMOS es el de una serie de dosresistencias: una de muy alto valor y otra devalor relativo a la anterior muy bajo.

La salida de este circuito es el punto medioentre las dos R, de tal forma que la tensión ala salida es cercana a 0 V.

Con cierta aproximación, podemos decir que,en estas condiciones, la tensión de salida estádada por el divisor resistivo RNMOS y RPMOS:

En este caso, tenemos que idealmente Vsalida es,para el caso, de VDD = 10 V:

Vsalida = VOL

Vsalida = 1 µV (un microvolt).

CCaassoo 22.. TTeennssiióónn ddee eennttrraaddaa aa VVssss.. En esta con-dición, tenemos el resultado opuesto alanteriormente analizado. La tensión VGS delPMOS es negativa (el terminal de Source máspositivo que el de Gate) e igual a VDD, por lo quehace conducir a él, presentando una resistenciarelativamente baja de unos 1.000 ohm. En cam-bio, la tensión VGS del NMOS es nula, ya queambos terminales G y S están al mismo poten-cial, que es de “tierra” o “masa”, VSS.

En estas condiciones, el NMOS queda cortado ypresenta una resistencia muy grande, del ordende 1010 ohm (10.000 MΩ).

2266

Funcionamiento del inversor CMOS conentrada en nivel alto o “1” lógico

Funcionamiento del inversor CMOS conentrada en nivel alto o “0” lógico

De esta manera, tenemos que el circuito desalida del inversor se asemeja a dos resisten-cias en serie: una de muy bajo valor,conectada a VDD, y otra de muy alto valor,conectada a VSS.

La salida que se toma del punto medio, tieneun valor muy cercano a VDD, lo que repre-senta un nivel lógico alto o “1”.

Retomando la ecuación anterior, para estecaso el valor de salida es, para VDD = 10 V:

Vsalida = VOH

Vsalida = 9,999999 V

Como conclusión, este circuito se comportacomo una compuerta inversora9.

Los valores que hemos obtenido para Vsalida

en estado alto y bajo, respectivamente, son,en general, algo diferentes. Porque, en nues-tro análisis anterior hemos descartado ciertosefectos adicionales. En la realidad, los valoresde VOH y VOL son un 1 % inferior a VDD y un1 % superior a VSS, respectivamente. Esto es,para VDD = 5 V, en general tenemos que VOH == 0,05 V y VOH = 4,95 V.

2. DISEÑO DE OTRAS COMPUERTAS

En CMOS –como es de esperar– no sólo exis-ten chips que implementan compuertas deltipo inversor sino también del tipo nand, and,nor y or, entre otras, a partir de las cuales esposible diseñar dispositivos más complejos

como flip-flops, contadores, multiplexores,decodificadores, etc.

CCoommppuueerrttaa nnaanndd.. La compuerta nand –comousted sabe– es aquella en la que la únicamanera de hacer que la salida vaya a un nivellógico bajo es cuando todas sus entradasestán en el nivel lógico alto.

Su tabla de verdad es:

En este circuito se puede observar que hay dostransistores PMOS y dos transistores NMOS.Cada entrada está conectada a un par PMOS-NMOS por sus terminales de compuerta.

2277

Compuerta nand básica de 2 entradas,en tecnología CMOS

9Es importante aclarar que los transistores que se dicen“cortados”, en realidad, conducen corriente (debido afugas internas); pero, ésta es de un valor muy pequeño,del orden de algunas decenas de pA (1 pA –picoampere-equivale a 10-12 A).

Los dos transistores PMOS se encuentranconectados entre sí en paralelo, uniendo losterminales S por un lado y los terminales Dnpor el otro.

En cambio, los dos transistores NMOS estánconectados en serie.

Si dibujamos una línea horizontal a la alturadel terminal de salida, podemos dividir elcircuito en dos ramas:

• una superior, formada por los transisto-res PMOS, y

• una inferior, formada por los transisto-res NMOS.

Para analizar el circuito tenemos que recor-dar cómo funciona el inversor que acabamosde describir.

Cada transistor PMOS se puede activar(hacer entrar en conducción) sólo cuando sutensión de compuerta está a un potencial cer-cano a VSS –caso contrario, si está a VDD,prácticamente no conduce corriente–.

Por otro lado, cada transistor NMOSpuede estar activo sólo cuando su tensiónde compuerta está a un potencial cercanoa VDD.

De esta manera, como nosotros queremosque sólo cuando ambas entradas estén en “1”la salida vaya al estado bajo, debemos ponerlos transistores NMOS en serie.

Así, con sus tensiones de compuerta en“1”, ambos conducen y presentan uncamino de baja resistencia entre la salida yel terminal de tierra VSS.

El “1” lógico se logra con cualquiera delos transistores PMOS que entre en con-ducción. Para ello basta con poner unaentrada –o ambas– a potencial VSS, esdecir, a nivel bajo.

El efecto es que habrá un camino de bajaresistencia entre el terminal positivo de ali-mentación VDD y la salida.

¿Cómo se puede implementar una nand demás entradas?

Siguiendo la misma idea que antes, bastacon:

• Agregar más transistores PMOS en paralelo.• Agregar más transistores NMOS en serie.• Formar la nueva entrada con la unión

entre las compuertas del par nuevoPMOS-NMOS.

Esto tiene un límite, a causa de un proble-ma tecnológico de fabricación de lascompuertas: No se pueden poner muchostransistores apilados en serie, ya que seforman diodos parásitos que pueden com-prometer el buen funcionamiento delcircuito.

Generalmente, los dispositivos CMOS noapilan más de 4 transistores en serie, lo quequiere decir que las compuertas que se con-siguen son de hasta 4 entradas.

CCoommppuueerrttaa nnoorr bbáássiiccaa.. Una compuerta nores aquella en la que la salida está en nivelbajo, siempre que haya al menos unaentrada en nivel alto. Sólo está en nivelalto cuando todas las entradas están en elnivel lógico bajo.

2288

Su tabla de verdad es, entonces:

Como antes, tenemos que la salida debe ir anivel lógico bajo en cualquier caso en quehaya una entrada en alto.

Esto implica, entonces, que los transistoresNMOS deben estar en paralelo; así, cuandouna compuerta cualquiera se lleva a VDD, eltransistor entra en conducción.

Por el contrario, los transistores PMOS debenser apilados (conectados en serie), ya que asíla única forma de que haya un “1” en la sali-da es cuando todas las compuertas de losPMOS están conectadas al terminal VSS.

Si comparamos este circuito con el anterior,podemos observar que son complementarios:en un caso están los PMOS en serie y los NMOSen paralelo, y, en el otro circuito, al revés.

Otra vez podemos observar que, si trazamos unalínea horizontal imaginaria a la altura del terminalde salida, nos encontramos con dos zonas: unasuperior y otra inferior, formadas por cada tipo detransistores PMOS y NMOS, respectivamente.

Repitiendo la pregunta acerca de cómo pode-mos obtener una compuerta nor de másentradas, la respuesta es:

• Agregar más transistores PMOS en paralelo.• Agregar más transistores NMOS en serie.• Formar la nueva entrada con la unión

entre las compuertas del par nuevoPMOS-NMOS.

CCoommppuueerrttaa oorr.. Una compuerta que imple-menta la función or es aquella en la que lasalida vale “1” lógico, siempre que al menosuna de las entradas esté a “1” lógico.

Existen varias formas de implementar una orcon CMOS, según la serie de que se trate.Vamos a detenernos en ellas en otros títulosde este material de capacitación; por ahora,digamos que los dos métodos más empleadosestán basados en:

• Usar un negador a la salida de una nor.

2299

Compuerta nor básica de 2 entradas,en tecnología CMOS

• Usar una compuerta nand con inverso-res en sus entradas.

El primer caso es el más sencillo ya que, si seniega una función nor, se obtiene la or.

El segundo caso, es un poco más complejo.Se basa en aplicar un teorema muy conocidodel álgebra de Boole denominado Teorema deDe Morgan. Este teorema dice que lassiguientes ecuaciones lógicas son equivalen-tes, es decir, que realizan la misma funciónaunque se describen de manera diferente.

A continuación, presentamos estas identidadespara el caso de funciones lógicas de dos varia-bles; pero, fácilmente, se pueden extender alcaso de más variables agregando más términos:

11)) AA ++ BB == AA..BB

22)) AA .. BB == AA ++ BB

La primera ecuación indica que negar por sepa-rado a las variables A y B, y luego hacer una or(operación “+”) entre ellas es lo mismo quehacer primero la and (operación “ . “) entredichas variables y, luego, negar el resultado.

La segunda ecuación indica que negar por sepa-rado a dichas variables y, luego, hacer la and(operación “ . “) entre ellas es lo mismo quehacer primero la or (operación “+ “) entre dichasvariables y, luego, negar el resultado.

Si, ahora, negamos cada una de las igualdadesanteriores (por lo tanto, la igualdad no se va a verafectada), obtenemos las siguientes identidades:

33)) AA ++ BB == AA..BB

3300

Compuerta or básica de 2 entradas, implementa-da sobre la base de una nor y de un inversor

Compuerta nand implementada con ornegando sus entradas

Compuerta nor implementadacon and negando sus entradas

Compuerta and implementada connor negando sus entradas

44)) AA .. BB == AA ++ BB

Aquí, para obtener una or se necesita una com-puerta nand a la cual hay que negar las entradas.

CCoommppuueerrttaa aanndd.. Una función and es aquellaen la que la única manera de que la salidavalga “1” lógico es cuando todas las entra-das valgan “1”.

De manera análoga al caso de compuerta or,existen varias formas de implementar unaand con CMOS que dependen, también, de la

serie de que se trate.

Los dos métodos más empleados están basa-dos en:

• Usar un negador a la salida de una nand.• Usar una compuerta nor con inversores

en sus entradas.

Para el primer caso, se niega una funciónnand a fin de obtener una and:

La segunda opción es volver a aplicar el teo-rema de De Morgan. Basta con negar lasentradas de una nor para obtener la and.Usamos, para ello, la identidad 3.

3311

Compuerta or implementada connand negando sus entradas

Compuerta and básica de 2 entradas, imple-mentada sobre la base de una nand e inversor

a.Sus alumnos pueden localizar enInternet –en las páginas web quesugerimos en la bibliografía-, lashojas de datos de los circuitos inte-grados que realicen las siguientesfunciones:

• nor de 2, 3 y 4 entradas.• or de 2, 3 y 4 entradas.• nand de 2, 3 y 4 entradas.• and de 2, 3 y 4 entradas.• Inversor.• No inversor.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..11

3. FUNCIÓN DE TRANSFERENCIA DE UNACOMPUERTA CMOS

Hemos mencionado que una compuertaideal debería tener un margen de ruido –enel mejor de los casos– del 50 % de la tensiónde excursión de la salida.

Consideramos que, por ejemplo, para el casode un inversor, es necesario tener una fun-ción de transferencia –es decir, la curva de latensión de salida en función de la de entra-da– en la que el valor de tensión de entrada(denominada, aquí, V1) para lograr el cam-bio de un estado a otro en la salida sea lamitad de la tensión de alimentación, es decir,en VDD/2.

En el caso de CMOS, la curva se parece bas-tante a la ideal.

La figura muestra una aproximación a la curvaverdadera; en ella podemos apreciar que lasalida es bastante constante para valores de latensión de entrada próximos a VDD o a VSS.

Las conclusiones son las siguientes:

• El nivel en alto en vacío VOH (sin cargaral inversor) es de, aproximadamente,4,95 V, en lugar de 5 V.

• El nivel en bajo en vacío VOL (sin cargaral inversor) es de, aproximadamente,0,05 V, en lugar de 0 V.

• La tensión de entrada para la cual seproduce la transición de nivel de ten-sión de la salida V1 se registra,aproximadamente, en la mitad de latensión VDD.

4. CARGABILIDAD

La cargabilidad es un factor de mérito quenos habla de la capacidad de corriente quetiene la salida de una compuerta dada, cuan-do ésta es cargada.

Lo ideal es que,cuando la salidaestá en un estadodefinido (alto obajo), la tensión dela salida no varíe,aún cuando se levayan conectadocargas eléctricas.

3322

b. De las hojas de datos de los circuitosencontrados, usted puede sugerirlesanalizar los circuitos esquemáticos y

verificar que cumplen con las fun-ciones lógicas que se indican.

Función de transferencia deun inversor CMOS básico

Estas cargas son, engeneral, las impedan-cias de entrada deotras compuertas.

Si a un inversor se le conecta una entrada pro-veniente de otra compuerta, como ésta tieneuna determinada impedancia de entrada, exi-girá al inversor que le entregue corriente.

Si, ahora, conectamos otras dos cargas más,el inversor debe entregar el triple de corrien-te que para una sola (consideramos, aquí,que todas las cargas son iguales).

Si volvemos, por un instante, al análisis quehicimos respecto del funcionamiento delinversor, vemos que, por ejemplo, cuando lasalida está en nivel alto, éste se comportacomo si tuviera dos resistencias: la superiorde muy bajo valor y la inferior todo lo con-trario (casi un circuito abierto). Entonces, latensión de salida es muy cercana a VDD, debi-do al divisor resistivo que se forma(Realizamos este análisis considerando que elinversor está en vacío; es decir, sin cargaalguna conectada a la salida).

Si, ahora, comenzamos a conectarle entradasde compuertas CMOS, la impedancia total quese ve entre la salida del inversor y tierra (VSS),es el paralelo de la propia resistencia del tran-sistor NMOS y cada una de las impedancias deentrada de las compuertas que se conecten.

A medida que incluimos más entradas, menores la impedancia total que se ve entre la saliday VSS; y, como la tensión de salida está relacio-nada –como ya vimos– con los valores de laRsuperior y la Rinferior ,en tales condiciones, la ten-sión de salida comienza a disminuir.

Este rasgo es muycrítico en la tec-nología TTL;pero, aquí no lo

es tanto, ya que laimpedancia decarga que puedepresentar unacompuerta CMOSes muy elevada.

Para el caso de funcionamiento en continua(donde las señales que se presentan a lasentradas de una compuerta no varían), sepuede decir que la corriente de entrada deuna entrada CMOS es de 10 pA (1 picoam-pere son 10-12 A). Esto, con 10 V aplicados aesa entrada, da una resistencia de entrada de1012 Ω; es decir, 1.000 GΩ o 1.000.000 deMΩ (un millón de millones).

Ésta es la razón por la cual, en régimen está-tico de funcionamiento (reposo), por másque se cargue a una salida CMOS con otrascompuertas del mismo tipo, prácticamenteno se afecta el nivel de tensión de su salida.

La serie original 4000 cuenta con las siguien-tes características de tensiones y corriente,tanto de entrada como de salida:

Como usted puede observar, la corriente deentrada es de un valor máximo de 10 pA,mientras que la de salida es de poco más de0,5 mA.

Si hacemos el cociente entre la corriente desalida que una salida puede proveer y la

3333

Posibilita que, enciertos casos, se

emplee menor canti-dad de componentes,al poder cargar la sali-da de una compuertacon más unidadeslógicas de entrada.

corriente de entrada que consume una entra-da, podemos tener una idea del número decompuertas CMOS que se puede conectar aotra de la misma tecnología.

El número que obtenemos es de 51.000.

Este número está mas allá de los valores prác-ticos usuales.

La limitación real del número de compuertasCMOS que se pueden conectar a otra –tam-bién de tecnología CMOS– depende delfuncionamiento dinámico del conjunto; estoes, cuando aplicamos señales que varían en eltiempo a relativa alta frecuencia de opera-ción.

5. INMUNIDAD AL RUIDO

Analicemos conun ejemplo quées lo que pasa enla salida de unacompuerta cuan-do se la cargacon otra. Para elejemplo tenemosque a un inver-sor hay queconectarle unacompuerta and.

En la siguientefigura10 vemos unesquema de loplanteado.

La siguiente figura hace un resumen de los nive-les de tensión admisibles y prohibidos entre unasalida CMOS y las entradas provenientes deotros dispositivos similares que están conectadasa ella. Se representan, allí, los diferentes valoresde tensión que tendrían dos compuertas que seinterconectan entre sí.

El diagrama de tensiones de la izquierda repre-senta los distintos niveles de tensión que lasalida de una de las compuertas puede tener enambos niveles lógicos de funcionamiento.

Para el nivel lógico alto, la salida varía, general-mente, entre casi 5,00 V y 4,95 V, como mínimo.

Para el nivel lógico bajo, suele encontrarse com-prendida entre 0 V y 0,05 V, como máximo.

3344

Se trata de un análisisdonde se requiereemplear una tec-nología que sea capazde poder transmitirseñales lógicas (bina-rias) de un equipo aotro, con cables de pormedio en los que esposible que se induz-can señales espurias aconsecuencia delruido eléctrico prove-niente, por ejemplo, deun motor de corrientecontinua cercano adichos circuitos.

10Para poder ejemplificar este análisis, consideramos quelas compuertas en estudio están alimentadas con unatensión VDD de 5 V.

Esquemático mostrando una conexiónentre compuertas CMOS

Representación gráfica de valores de tensiónadmisibles y prohibidos en lógica CMOS

En el diagrama de tensiones de la derecha serepresentan los distintos niveles de tensiónque la entrada de la otra compuerta conside-ra como válidos para interpretar un nivel altoo bajo.

La zona superior, indicada como “Zona deinterpretación segura de nivel lógico “1””,delimita el rango de niveles de tensión en elque la entrada puede interpretar correcta-mente un “1” lógico. Esta zona abarca desdelos 3,50 V hasta los 5,00 V.

La zona inferior, indicada como “Zona deinterpretación segura de nivel lógico “0””, deigual manera, define el rango de niveles detensión en el que la entrada puede interpre-tar correctamente un “0” lógico. Esta zonaestá comprendida entre los valores de 0 Vhasta los 1,50 V.

Todo nivel de ten-sión comprendidoen la banda de 1,5 Va los 3,5 V, se con-sidera un valor noaceptado por laentrada; es decir, laentrada no puede decidir correctamente si elnivel lógico debe ser interpretado como un “1”o un “0”.

Los márgenes de ruido que se definen paracada uno de los niveles lógicos son: mar-

gen de ruido en alto y margen de ruido enbajo.

•• MMaarrggeenn ddee rruuiiddoo eenn aallttoo.. Es el valor entensión de ruido que podría sumarse ala señal que entra a la compuerta enestudio, sin que ésta deje de interpretardicho nivel total como un “1” lógico.Para este ejemplo, la salida –como peorcaso– podría presentar un valor de ten-sión de 4,95 V, mientras que la entradainterpreta como correcto un “1” lógicohasta un valor de tensión de 3,50 V. Elmargen de ruido, en este caso, es de4,95 V – 3,5 V = 1,45 V.

•• MMaarrggeenn ddee rruuiiddoo eenn bbaajjoo.. Es el valor entensión de ruido que podría sumarse ala señal que entra a la compuerta enestudio, sin que ésta deje de interpretareste nivel total como un “0” lógico. Paraeste ejemplo, la salida –como peorcaso– podría presentar un valor de ten-sión de 0,05 V, mientras que la entradainterpreta como correcto un “0” lógicohasta un valor de tensión de 1,50 V. Elmargen de ruido, en este caso, es de1,55 V – 0,05 V = 1,45 V.

Cada uno de ellos define, por lo tanto, elrango de tensiones que una entrada puedetolerar aún para que se llegue al límite, encuanto a la interpretación de lo que es un “1”o un “0” lógico.

3355

Nunca se debenaplicar valores de ten-sión que esténcomprendidos entreestos valores.

En una placa de pruebas tipoExperimentor® o Protoboard®, sus alum-nos pueden armar los circuitos de estos

integrados, a fin de medir la función detransferencia de dos dispositivos diferen-tes como el CD4049UBC y el CD4050BC

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..22

para tres valores diferentes: 5, 10 y 15 V, ycomparar los resultados con los de lashojas de datos.

Para esto, deben dibujar una tabla en laque anoten cada valor de tensión de sali-da y su correspondiente valor de latensión de entrada.

Va a resultar oportuno que usted lesrecomiende partir desde 0 V hasta VDD,realizando al menos 20 puntos demedición. En las cercanías del valor deentrada donde se produce el cambio en la

tensión de salida, pueden reducir eltamaño del paso para poder medir conmayor precisión ese valor.

En ambas figuras, en línea de puntos semuestran las diferentes conexiones arealizar para medir tanto la tensión deentrada como la de salida, las que debenhacerse en forma secuencial (una y,luego, la otra), salvo que, en su clase, losestudiantes dispongan de dos multímetroso que sus alumnos empleen un oscilosco-pio de dos canales para medir,simultáneamente, ambas tensiones.

Circuito sugerido para obtener la funciónde transferencia del inversor CD4049UBC

Circuito sugerido para obtener la funciónde transferencia del0 inversor CD4050BC

3366

Dada la hoja de datos del buffer inversorCD4049UBC y del buffer no-inversorCD4050BC, proponga a sus alumnos:

a.Analizar las características decontinua, obteniendo:

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..33

Para evidenciar el muy bajo consumode las entradas de los dispositivosCMOS, aún a niveles de tensión de ali-mentación elevados, proponga a susalumnos armar los circuitos de estos

integrados, a fin de medir las corrientesde entrada para tres diferentes val-ores: 5, 10 y 15 V, y comparar losresultados con los dados en las hojasde datos.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..44

Circuito sugerido para realizar la mediciónde corriente de entrada en nivel alto

Circuito sugerido para realizar la mediciónde corriente de entrada en nivel bajo

• Valores máximos y mínimos de tra-bajo de tensión de alimentación.

• Rango de temperatura de trabajo.• Máxima corriente de entrada, en

nivel alto y bajo.• Máxima corriente de salida, en nivel

alto y bajo.• Niveles de tensión admisibles de

entrada, para nivel alto y bajo.• Niveles admisibles de tensión de

salida, para ambos niveles lógicos.

b.Repetir el procedimiento para otrosdispositivos, tales como compuertasnand, nor, flip-flops, etc., a fin de:

• Detectar qué dispositivos tienen máscapacidad de corriente de salida.

• Comprobar que tanto las característi-cas de entrada en tensión y corrientecomo la de salida en tensión son sim-ilares en todos los dispositivos CMOSde esta serie.

3377

6. VELOCIDAD DE RESPUESTA EN DISPOSI-TIVOS CMOS

La desventaja más grande que tienen losdispositivos CMOS de la serie CD4000 essu velocidad de respuesta. Esto impide laconstrucción de circuitos –tales comomicroprocesadores– que necesiten trabajara frecuencias de operación elevadas(mayores a los 10 MHz) a fin de realizaroperaciones matemáticas y lógicas a altavelocidad, con una reducción sustancialen el tiempo de procesamiento.

Generalmente, los mecanismos que degradanla velocidad de respuesta en dispositivosdigitales pueden ser divididos en dos partes:

• los debidos a limitaciones internas y • los que dependen de factores externos.

Para el caso de las tecnologías que empleantransistores bipolares como la TTL (lógica tran-sistor-transistor) y la ECL (lógica acoplada poremisor), el factor limitante es el interno.

En TTL, por ejemplo, los transistores sellevan al corte y saturación, y esto implica

que se deben sacar e inyectar cargas a susbases. Esto requiere un cierto tiempo que,generalmente, es mayor comparándolocon el que se debe insumir en manejar lascargas externas.

En los dispositivos basados en transistoresMOS, a diferencia de los bipolares, tene-mos los dos mecanismos; por esto, lavelocidad de operación está determinada,fundamentalmente, por la velocidad conque se puede cargar y descargar la capaci-dad de carga, aún cuando también influyeel tiempo interno de las compuertas.

Por lo tanto, la velocidad de respuesta enCMOS tiene dos componentes:

• Tiempos de subida y bajada. Respondenal tiempo de carga y descarga de lacapacidad de carga conectada a la salidade un dispositivo.

• Tiempo de retardo de propagación.Está relacionado con el tiempo quetardan los transistores de salida enpasar del corte a conducción yviceversa.

3388

Dado el circuito integrado CD4049UBC,sugiera a los estudiantes conectar auno de los inversores los otros cincoque se encuentran en el mismo chip ycomprobar si sus características eléc-tricas se degradan:

Para esto, indíqueles realizar las compro-baciones en el inversor que se va acargar, midiendo:

• Tensión de salida en nivel alto y bajo.• Corriente de salida en nivel alto y bajo.• Corriente de alimentación.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..55

aa.. TTiieemmppooss ddee ssuubbiiddaa yy bbaajjaaddaa.. Analicemos elprimer caso, considerando un inversorCMOS para el análisis de velocidad.

En la siguiente figura tenemos un inversor queestá excitado por un generador de pulsos.Tiene conectada a su salida una capacidad CL

que representa la propia del inversor más lasexternas –como, por ejemplo, la del circuitoimpreso y las que provienen de las entradas deotras compuertas–.

Cuando analizamos la evolución de lapotencia disipada en un dispositivoCMOS, consideramos que, generalmente,ambos transistores no conducen en simul-táneo: El transistor NMOS trabaja cuandola salida está en un nivel bajo de tensiónmientras que el transistor PMOS lo haceen el nivel opuesto.

Al excitar con una señal que está periódica-mente modificando los niveles de tensión enla entrada, hará lo mismo a la salida.

La figura siguiente muestra el caso en que laentrada cambia de nivel bajo a alto. Antes dedicha transición, la salida estaba en nivelalto, con el transistor PMOS conduciendo y

la capacidad de carga con una tensión próxi-ma a VDD.

Al recibir las compuertas una transición debajo a alto, el transistor PMOS comienza acortarse y el NMOS comienza a conducir.Esto implica que el NMOS presenta unaresistencia de valor muy alto a muy bajo, conlo cual la capacidad ahora comienza a des-cargarse por dicho transistor hacia elterminal de tierra VSS.

La velocidad con que se descarga esta capaci-dad depende de la tensión de alimentaciónVDD, del valor de CL y de los parámetros deltransistor NMOS.

La siguiente expresión vincula todo esto enforma aproximada:

Este tiempo, denominado tF, es el tiempo debajada –fall time– y representa el tiempo enque la tensión de salida tarda en bajar desdeVDD hasta el 10 % de VDD (o, lo que es lomismo, un 90 % de variación).

3399

Excitación dinámica una compuerta CMOScargada con una capacidad de carga

Respuesta del inversor ante un cambio en laentrada de nivel “0” a “1”.

Vemos que es directamente proporcional aCL, lo que nos dice que: Cuanto más car-guemos a un dispositivo CMOS, mayorserá ese tiempo.

Con respecto a la tensión de alimentaciónVDD, este tiempo es inversamente propor-cional; por tanto, conviene aumentar latensión, a fin de que la respuesta delinversor sea más rápida.

De la misma manera, si la entrada pasadel estado alto al bajo, la salida hará loopuesto.

Con la capacidad de carga en casi 0 V, al reci-bir la orden de activarse el PMOS y el NMOSde cortarse, CL comienza a cargarse a travésdel PMOS hasta VDD.

El tiempo que tarda realizarlo, puedeexpresarse, aproximadamente, por lasiguiente ecuación:

Aquí, tR es el tiempo de subida –rise time–y representa el tiempo en que la tensión de

salida tarda en subir desde VSS hasta el 90 %de VDD.

También depende, linealmente, de la capacidadde carga CL y es inversamente proporcional conla tensión de alimentación VDD.

Los coeficientes KN y KP que figuran en ambasexpresiones corresponden a parámetros inter-nos de los transistores NMOS y PMOS,respectivamente. Para el transistor NMOS, KN

vale 40 µA/V2; para el transistor PMOS, KP esigual a 15 µA/V2.

La siguiente representación de tiempos de ten-sión de salida y tensión de entrada (diagrama detiempo) muestra cómo suelen especificarse lostiempos de subida y bajada -en términos por-centuales- de la tensión de alimentación.

Se puede observar que los tiempos, aquí, setoman entre el 10 % y el 90 % de VDD.

Es decir que, tanto tR como tF, se miden entredichos valores de tensión.

Como dato, en el inversor CD4049UBCdichos tiempos son –a 25 ºC de temperatu-

4400

Respuesta del inversor ante un cambio enla entrada de nivel “1” a “0”

Diagramas temporales de entrada y salida de uninversor, mostrando los tiempos de subida y bajada

ra, 5 V de tensión de alimentación y conuna carga a la salida de 50 pF–: tR = 60 ns ytF = 30 ns

bb.. TTiieemmppoo ddee rreettaarrddoo ddee pprrooppaaggaacciióónn.. Estetiempo de retardo se debe al tiempo en quetarda el circuito interno en responder a loscambios de la o de las entradas, y depende dela cantidad de niveles que existan.

Por ejemplo, en un inversor este tiempo espequeño, ya que sólo hay un nivel de com-puertas (dos transistores: NMOS y PMOS).En cambio, en una or tenemos dos niveles: lanor y, luego, el inversor. Este tiempo, gene-ralmente, se especifica tanto para latransición de la salida de alto a bajo, como debajo a alto.

ttppHHLL:: Es el tiempo en que tarda en responderuna salida cuando ésta va a cambiar denivel alto (H) a bajo (L).

ttppLLHH:: Es el tiempo en que tarda en responderuna salida cuando ésta va a cambiar denivel bajo (L) a alto (H).

Generalmente, estos valores son algo diferentesentre sí y, a su vez, un poco mayores que lostiempos de subida (tR)y de bajada (tF).

En esta figura se muestra cómo se toman losvalores de tensión para poder medir los tiem-pos de retardo de propagación.

En este caso, la tensión de referencia es el 50 %de VDD.

Para el caso del inversor CD4049UBC, tene-mos que estos tiempos son –a 25 ºC detemperatura, 5 V de tensión de alimentacióny con una carga a la salida de 50 pF–: tpLH ==60 ns y tpHL= 60 ns

A continuación, mostramos los diagramas detiempo obtenidos de las hojas de datos delinversor CD4049UBC de la empresa Fairchild®;en ellos11 se presentan todos los tiempos deretardo (propagación, subida y bajada).

4411

Diagramas temporales de entrada y de salida de un inversor, mostrando los tiempos

de retardo de propagación

11Esta gráfica resulta útil para observar que diferentes fabri-cantes de circuitos integrados (Fairchild, Motorola, Philips,Texas Instruments, etc.) pueden especificar en forma distin-ta los parámetros tanto estáticos como dinámicos.

VIN es la tensión de entrada, VOUT es la tensiónde salida. Fairchild nombra diferente a los tiem-pos de subida y de bajada: tr y tf son los tiemposde subida y bajada pero de la señal de entrada,mientras que al tiempo de subida de la salida tRlo designa como tTLH y al tF de salida como tTHL.

4422

Tabla –original de la hoja de datos– mostrando las características en alterna de un inversor comercial; ustedpuede apreciar que el fabricante da valores de tpHL, tpLH, tF (tTHL) y tR (tTLH) para tres diferentes tensionesde alimentación (5 V, 10 V y 15 V). Como se esperaba, a mayor tensión VDD menores son estos tiempos.

Dada las hojas de datos del buffer inver-sor CD4049UBC y del buffer no-inversorCD4050BC, puede resultar importante queusted sugiera a su grupo de alumnos:

a.Analizar las características de alternay explicar por qué el primero tienetiempos de retardo de propagaciónmenores (casi la mitad), y tiempos desubida y bajada comparables.

b.Según los datos que se brindan contres diferentes tensiones de ali-mentación, realizar una curva detiempos de retardo versus tensiónVDD y extrapolar los datos, a fin deconocer cuánto valen dichos tiem-pos para el caso de querer usarestos dispositivos con baterías de 9V y 12 V de corriente continua.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..66

Para que observen cómo influye el incre-mento de la carga en la velocidad derespuesta, proponga a sus alumnos que,en una placa de pruebas, armen los cir-cuitos de estos integrados y, con unosciloscopio de 2 canales, analicen la

evolución temporal de las señales de entra-da y salida para los chips CD4049UBC yCD4050BC, en las siguientes condiciones:

a.Para VDD = 5 V sin carga (en vacío), conCL = 47 pF y 150 pF (valores comerciales).

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..77

Deseamos acercarle algunas rreeccoommeennddaacciioo--nneess para la realización de estas tareas:

• En caso de que en su aula no disponga deun osciloscopio de adecuado ancho debanda, un truco que se puede realizar esconectar entre sí inversores (en el caso delCD4049UBC) o no-inversores en cascada(en el caso del CD4050BC) para incre-mentar los tiempos de retardo. En el casoextremo –cada chip dispone de 6 disposi-tivos–, este truco va a permitirlesextuplicar estos tiempos; luego, porsupuesto, es necesario dividir los valoresadquiridos por dicho número. Si bien estaestrategia es aproximada, brinda unaforma sencilla de medición.

• Recuerde a sus alumnos que las entradasde los dispositivos que se utilicen debenconectarse a algún nivel lógico determina-do (a VDD o a VSS). Esto es para evitar que

generen ruido eléctrico en aquellos dispo-sitivos que estén utilizando.

• También, prevéngalos respecto de lanecesidad de conectar un capacitorcerámico de 100 nF entre los terminalesde VDD y VSS de cada chip. La razón esque, cuando se inyectan señales varia-bles en el tiempo en un chip, en lastransiciones de nivel lógico, los picos decorriente de consumo pueden hacercaer la tensión de alimentación VDD ogenerar transitorios que afecten elcorrecto funcionamiento del integrado.El capacitor actúa como acumulador decarga y, durante esos transitorios, laentrega funciona como un filtro pasa-bajos, disminuyendo los transitorios detensión en la alimentación.

• Los estudiantes deben seleccionar ade-cuadamente la frecuencia de trabajo

b.Para CL = 47 pF y con tensiones VDD = 5 V, 10 y 15 V.

Circuito sugerido para las mediciones detiempos de retardo en el CD4049UBC

Circuito sugerido para las medicionesde tiempos de retardo en el CD4050BC

4433

para cada condición de capacidad ytensión de alimentación, a fin de quelos tiempos de duración en alto y bajode la señal de entrada a los dispositivossean un poco mayores a los retardosesperados; esto permite poder medircon cierta precisión en el osciloscopio.Por ejemplo, para 5 V y 47 pF, la señala emplear podría ser una onda cuadra-da de 50 % de ciclo de trabajo (elmismo tiempo en estado alto que enbajo) de 1 µs de período para el casodel CD4049UBC y de 2 µs para elCD4050BC.

7. DISIPACIÓN DE POTENCIA EN DISPOSITI-VOS CMOS

Una de las carac-terísticas sobre-salientes de losd i s p o s i t i v o sCMOS de la serieCD4000 es sumuy bajo consu-mo de potencia.

Podemos, enton-ces, hacer unaclasificación delconsumo de energía según la actividad del dis-positivo:

• Potencia disipada en reposo o en régi-men estático (PDE).

• Potencia disipada en régimen dinámico(PDD).

aa.. PPootteenncciiaa ddiissiippaaddaa eenn rreeppoossoo.. Vamos a ana-lizar el caso de un inversor –que puedehacerse extensivo a cualquier otro tipo decompuerta– y, específicamente, de un inver-sor CMOS, cuyo planteo es más simple.

Cuando la entrada del inversor está en alto,la salida está en bajo. En estas condiciones, eltransistor que conduce es sólo el NMOS.Asimismo, cuando la entrada está a nivel

4444

Esto se refiere al casode consumo estático;es decir, cuando lasentradas del dispositi-vo no varían (están enun nivel lógico deter-minado) o lo hacen auna velocidad de cam-bio muy lenta.

Simulación con llaves del estado de lostransistores MOS con entrada en bajo

Simulación con llaves del estado de lostransistores MOS con entrada en alto

bajo, la salida está a nivel alto, conduciendosolamente el transistor PMOS.

Idealmente, en ambos casos, con el dispo-sitivo en vacío (sin carga alguna) no existecirculación de corriente entre VDD y VSS através del circuito serie formado porambos transistores.

Por otro lado, las compuertas de los transis-tores que forma el inversor, tienen unaimpedancia tan elevada que la corriente deentrada es de algunos cientos de nA.

Existen, sin embargo, corrientes de fuga, pordiodos parásitos que se forman entre los ter-minales de D y S de cada transistor.

Por estos diodos –aunque estén polarizadosen inversa (no los dibujamos para no com-plicar el dibujo)– circulan corrientes de fuga.Estas corrientes son muy pequeñas y contri-buyen, fundamentalmente, al consumo decorriente del chip.

Por ejemplo, para el chip CD4009UB (séx-tuple inversor), en la peor condición aVDD = 5 V, la corriente total ICC de consu-mo de fuente puede ser, como máximo,de 1 µA; para VDD = 20 V, esta corrientepuede llegar a 20 µA.

Esto implica que:

PD = VDD x ICC

PD = 20 V x 20 µA PD = 20 V x 20-6 A PD = 0,4 mW.

Para tener una idea de cómo se refleja esto

en otras tecnologías, podemos comparareste consumo con el del chip 74LS04 (séx-tuple inversor TTL). Uno solo de los 56inversores tiene un consumo de corrientede ICCH = 1,2 mA cuando su salida está ennivel alto y de ICCL = 3,6 mA cuando susalida está en nivel bajo. Es decir que elconsumo depende del estado lógico de susalida, siendo el peor caso cuando está ennivel bajo.

Se puede notar que, para el caso del inversorCMOS, el consumo es de 20 µA en el peorcaso; pero... de los 6 inversores. Cada unoconsume la sexta parte; es decir, aproxima-damente, 3µA.

La relación nos dice que, para este ejem-plo, CMOS consume 1.000 veces menoscorriente.

¿Por qué es importante que consuma poco?

Esta pregunta tiene, al menos, dos res-puestas:

• Porque permite usar circuitos en aplica-ciones portátiles donde se requierealimentación con baterías.

• Porque, aún en aplicaciones donde sepuede emplear una fuente de alimen-tación conectada al suministro detensión domiciliaria de 220 V de alter-na, consumir poco implica que eldiseño de la fuente requerirá menordisipación de potencia y, por lo tanto,un ahorro no sólo en el pago del usode energía eléctrica sino en el costo dedicha fuente que, generalmente, estádirectamente relacionada con lapotencia que puede suministrar.

4455

Consideremos que las señales digitales sonde muy baja frecuencia.

La tecnología TTL tradicional (las series74LS, 74ALS y 74F que podemos conseguir,hoy en día, en comercios de electrónica) tra-bajan sólo con 5 V. La serie CD4000 deCMOS, en cambio, puede trabajar desde los3 V hasta los 18 V.

En principio, CMOS admite el uso de, porejemplo, una batería de 9 V; mientras queTTL necesitaría algún adaptador de tensionescomo, por ejemplo, un regulador de tensiónde la familia 7805.

Para hacer la selección más realista,supongamos que elegimos emplear unabatería alcalina como la MN1604 deDuracell® de dióxido de manganeso-zinc(Zn-MnO2).

En su hoja de datos12, aparece una serie decurvas que ayudan a calcular cómo se va des-cargando esta batería.

El siguiente gráfico nos muestra cómo vadisminuyendo la tensión de alimentación

de la batería de 9 V, según la corriente decarga que se emplee.

Estas curvas nos dicen cómo la tensión(voltaje) disminuye a medida que pasanlas horas en que la pila está en servicio–service hours–; son tres curvas diferentes,cada una para un valor determinado decorriente constante de consumo. Todasellas se dan para una temperatura ambien-te de trabajo de 21 ºC.

Otra curva similar se presenta en la mismahoja de datos, pero teniendo como pará-metro la resistencia de carga que seconecta a la batería.

4466

Supongamos que, para dos aplicaciones dadas,necesitamos usar un circuito digital que pueda fun-cionar con baterías.

• Caso 1: Para el caso de un circuito de alarmadonde, en caso de corte del suministro de energíaeléctrica domiciliaria, pudiera seguir funcionando.

• Caso 2: Para el diseño de una estación meteo-rológica que esté en un lugar donde no hayenergía eléctrica domiciliaria y deba funcionar

en forma autónoma con la ayuda de bateríasque se cargan con celdas solares.

Seleccionemos una de 9 V, que es un valor muyhabitual para el uso de gran cantidad de circuitoselectrónicos portátiles.

Debemos analizar cuál de las dos tecnologías–CMOS o TTL– es la más conveniente desde elpunto de vista de consumo.

Curva de descarga de la tensión de una batería de9 V para diferentes valores de corriente de carga

12Puede conocer más acerca de ella en: wwwwww..dduurraacceellll..ccoomm

Se dan, aquí, cuatro curvas diferentes, cadauna para un valor distinto de resistencia decarga: desde un consumo elevado (con cargade 100 Ω) hasta otro diez veces menor (concarga de 1000 Ω).

Para dar algún valor de corriente de consumopor parte de nuestro circuito electrónicodigital, supongamos que necesitamos, justa-mente, usar 6 inversores.

• La opción TTL (74LS04) consume –enel peor caso (todos los inversores enestado bajo a la salida)– 3,6 mA porinversor que, en total, son 21,6 mA.

• La opción CMOS consume paraVDD = 10 V, sólo 10 µA.

El chip 74LS04 requiere de un regulador detensión. Éste, generalmente, consume tam-bién algo de corriente; pero, vamos asuponer, en este caso, que es despreciable.

Los 21,6 mA de consumo en TTL equivalena una resistencia de carga de 9 V/0,0216 A == 416 Ω. Para utilizar números más cercanosa los del gráfico anterior, supongamos que es

500 Ω; es decir, un consumo un poco menoral calculado.

Según el segundo gráfico, la curva f nos diceque, a las 3 horas de uso continuo, la tensiónde la batería cae a 8,5 V (ha perdido 1 V) yque, a las 20 horas de trabajo, la tensión dela batería ha llegado a unos 7,5 V.

En cambio, para CMOS, con un consumo de10 µA, no hay curva válida ya que la resis-tencia de carga equivalente es de 9 V/ 10-6 A == 900.000 Ω (unas 1.800 veces mayor alcaso TTL) y la resistencia de carga más gran-de que muestra el gráfico es de 1.000 Ω, muyalejada del valor de carga CMOS de nuestroejemplo.

Podemos intuir, en este caso13, que la dura-ción de la batería será mucho mayor para elcaso de CMOS. Generalmente, el tiempo deservicio es, al menos, 10 veces superior.

Consideremos, finalmente, este otro ejemplode consumo estático para un circuito unpoco más complejo que un inversor, un con-tador binario de 4 bits: El chip 74LS161(contador binario de 4 bits) de tecnología TTLconsume una corriente promedio de 32 mA,mientras que el CD4029B (contador pro-gramable binario o décadas de 4 bits)consume en reposo 600 µA. Es decir... 53veces menos.

4477

Curva de descarga de la tensión de una batería de9 V para diferentes valores de resistencia de carga

13En este análisis consideramos el peor caso de consumode los inversores tanto TTL como CMOS. Para el primercaso, vimos que los inversores tenían diferente consumo–si la salida está en alto o en bajo–. Para un cálculo másrealista, podríamos haber supuesto que cada inversorfunciona el mismo tiempo, en alto que en bajo. Si fueseasí, la corriente promedio sería la semisuma de los 3,6mA que consume en nivel bajo y los 1,2 mA que con-sume en alto; esto da 2,4 mA de corriente promedio deconsumo por cada inversor o una corriente total delchip de 14,4 mA (que equivale a una resistencia decarga de 625 Ω).

bb.. PPootteenncciiaa ddiissiippaaddaa ddiinnáámmiiccaa.. La disipaciónde potencia dinámica se produce cuando sesolicita variaciones en los estados lógicos desus entradas a los dispositivos lógicos.

En CMOS existen dos mecanismos que con-tribuyen al aumento del consumo respectodel estado en reposo:

• Potencia disipada debida a efectos inter-nos de cada compuerta (PDI).

• Potencia disipada debida a efectos de lacapacidad de carga externa al dispositi-vo (PDCL).

La potencia disipada dinámica total es, entonces:

PPootteenncciiaa ddiissiippaaddaa ppoorr eeffeeccttooss iinntteerrnnooss ((PPDDII))..Analicemos un ejemplo sencillo: el caso deun inversor.

Cuando inyectamos una onda cuadrada(sucesión de niveles altos y bajos) a la entra-da de un inversor, su salida experimenta unaserie de transiciones de un estado al otro. Entales circunstancias, los transistores NMOS yPMOS de este inversor pasan de corte a con-ducción, en forma alternada.

Si bien el consumo del inversor es casi nulocuando la salida está al nivel bajo o al nivelalto (como el caso de funcionamiento estáti-co analizado anteriormente), en losmomentos en que se produce el cambio deun nivel a otro, ambos transistores estánmomentáneamente en conducción, presen-tando valores de resistencia RDS relativamentebajos (del orden del kΩ).

En ese momento existe, entonces, uncamino de baja resistencia entre la tensiónde fuente VDD y la tierra, lo que genera unpico de corriente.

VT1 y VT2 son los niveles de tensión deentrada del inversor entre los cualesambos transistores están conduciendo.Aproximadamente en la mitad del valor dela tensión de alimentación (VDD/2), seobtiene el máximo valor de corriente Imax.Imin que corresponde al consumo en repo-so –es decir, cuando la de la salida está aun nivel constante de tensión–.

Este fenómeno de disipación dinámica seacentúa a medida que se aumenta la frecuen-cia de la señal de entrada.

Su comportamiento es lineal con la frecuen-cia; es decir que, si la frecuencia aumenta aldoble, la potencia disipada dinámica tambiénse duplica.

La potencia disipada dinámica también seincrementa con la tensión de alimenta-ción: Si ésta aumenta, también aumenta la

4488

Generación de picos de consumo durantelas conmutaciones de los MOS

corriente, porque los transistores siemprepresentan los mismos valores de resisten-cia. Pero, en este caso, la relación entre lapotencia y la tensión es cuadrática; esdecir, si la tensión se incrementa al doble,la potencia cuadruplica su valor:

Donde se expresa:• Potencia disipada dinámica interna PDI en

[mW].• Frecuencia de entrada de operación f en

[Hz].• Capacidad de disipación de potencia CPD

en [pF].• Tensión de alimentación VDD en [V].

En la expresión de PDI aparece una capacidaddenominada CPD. CPD oo ccaappaacciiddaadd ddee ddiissiippaacciióónnddee ppootteenncciiaa es un valor que no siempre es apor-tado por el fabricante y que representa unacapacidad equivalente interna al dispositivo quepermite calcular dicho valor de disipación. Parauna compuerta nor como la CD4001B, su valores 14 pF, mientras que para un sumador de 4bits, como el CD4008B, es de 100 pF.

PPootteenncciiaa ddiissiippaaddaa ppoorr eeffeeccttooss ddee llaa ccaappaacciiddaadd ddeeccaarrggaa ((PPDDCCLL)).. En funcionamiento de dispositivosdigitales donde las señales varían en el tiempo,entran a jugar un papel importante las capaci-dades del circuito. Porque estas capacidades,junto con las resistencias asociadas en entradasy salidas, forman diferentes filtros eléctricos(pasa-bajos y pasa-altos) que limitan su veloci-dad de respuesta.

En el caso de CMOS, esto constituye una serialimitación en cuanto al consumo, ya que cual-

quier salida de un dispositivo tiene asociada unacapacidad dada de carga CL, aún estando envacío (sin carga).

Al variar la salida de un nivel lógico a otro, debeproporcionar energía a la carga, para cargar ydescargar a dicha capacidad.

En la siguiente figura vemos el ejemplo de uninversor con capacidades conectadas a su salida:

La capacidad total CL es la suma de la propiacapacidad del inversor (Csalida) más las capacida-des reales de carga externa que son,generalmente, las de las entradas de otras com-puertas (Centradas) y la del circuito impreso(Cimpreso)

De la misma manera que con la potencia disipa-da interna, la expresión que vincula la potenciadinámica debido a CL es:

Donde se expresa:• Potencia disipada dinámica externa

PDCL en [mW].• Frecuencia de entrada de operación f en [Hz].

4499

Esquema mostrando las capacidades desalida típicas en un inversor

• Capacidad total de carga CL en [pF].• Tensión de alimentación VDD en [V].

Nuevamente, tenemos que la potencia disi-pada dinámica debida a efectos externos decarga depende linealmente de la capacidadde carga y de la frecuencia de operación, peroresponde al cuadrado de la tensión de ali-mentación VDD.

Como dato adicional, podemos decir que lasentradas de los dispositivos CMOS tienen, enpromedio, un valor de capacidad de entradade alrededor de 5 pF.

Este dato es importante de tener en cuen-ta cuando queremos calcular la potencia

disipada dinámica. Porque, generalmente,la capacidad de salida de una compuertaCMOS no se consigna en las hojas dedatos, dado que suele despreciarse, com-parada con las capacidades de cargaexternas.

Podemos, ahora, dar la expresión de lapotencia disipada total dinámica:

De la hoja de datos obtenemos los siguiente datos:

• Corriente de reposo máxima de cadacompuerta para 5 V: 1,0 µA(peor caso).

• Capacidad de disipación de potencia:14 pF.

• Capacidad de entrada: 7,5 pF(peor caso).

Consideramos, aquí, que la capacidad decarga total es igual a 3 x 7,5 pF = 22,5 pF.

La potencia en reposo de la compuerta es:

PDE = VDD2 x IDD

PDE = (5 V)2 x 1,0 µA PDE = 25 µW

La potencia disipada dinámica es:

PDD = 1 .106 Hz x (5 V)2 x (14 . 10-12 F ++ 22,5 . 10-12 F)

PDD = 1 . 106 Hz x 25 V2 x 36,5 . 10-12 FPDD = 912,5 µW

La potencia disipada es, entonces, de:

PDTOTAL = PDE + PDD

5500

Calculemos la potencia disipada total de una com-puerta nor CD4001B; por ejemplo, para el caso enque en un proyecto se requiera:

• Optimizar el consumo de energía, conociendola tensión de trabajo y la frecuencia máxima deoperación.

• Calcular la máxima frecuencia de trabajo fijada latensión de alimentación y el consumo de energía.

Supongamos que va a trabajar a una frecuencia de1 MHz y alimentada con VDD = 5 V, y que tieneconectadas a la salida otras tres compuertas CMOSadicionales de características similares a la nor.

PDTOTAL = 25 µW + 912,5 µW PDTOTAL = 937,5 µW

Se puede observar que la potencia disipa-da total se incrementó en unas 37,5 veces,al pasar del régimen estacionario (en repo-so) al dinámico

Si hacemos las mismas cuentas para elcaso de que la frecuencia de trabajo seade 10 kHz en lugar de 1 MHz, tenemosque la potencia disipada dinámica ahoraes cien veces menor (ya que la frecuenciapasó de 1 MHz a 10 kHz), por lo quevale: 9,125 µW.

La potencia disipada total es, entonces, de34,125 µW, sólo 1,365 veces mayor que lade reposo.

Podemos resumir esta información en elsiguiente gráfico:

Si, ahora, hacemos los mismos cálculos peropara un valor de tensión de alimentación de10 V –es decir, el doble de VDD–, tenemos:

PDTOTAL = PDE + PDD

PDTOTAL = 25 µW + 3.650 µW PDTOTAL = 3675 µW PDTOTAL = 3,675 mW

La potencia disipada total casi se ha cuadruplicado.

5511

Gráfico de disipación de potencia enfunción de la frecuencia de trabajo

A partir de las hojas de datos de la com-puerta nor CD4001B, sus alumnos pueden:

a.Obtener los valores máximos decorriente de consumo en reposo,para diferentes tensiones de ali-mentación.

b.Obtener los valores máximos para lacorriente de entrada.

c.Calcular la potencia de consumoestático de cada compuerta y del chip.

d.Calcular la potencia de disipación

máxima para tres valores de tensiónde alimentación VDD ( 5 V, 10 V y 15 V),en función de la capacidad de carga yde la capacidad de disipación depotencia CPD, considerando que CL esde 50 pF y que la frecuencia deoperación es de 1 MHz.

e.Realizar los mismos cálculos que parael ítem anterior pero considerando,ahora, que la capacidad de carga es laque se forma al conectarle 8 entradasde compuertas con características

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..88

Para evidenciar el muy bajo consumode corriente de fuente de los disposi-tivos CMOS, aún a niveles de tensión dealimentación elevados, los estudiantespueden armar los circuitos de estos

integrados, a fin de medir el consumode corriente para tres diferentes valo-res: 5, 10 y 15 V, y comparar losresultados con los dados en las hojasde datos.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..99

5522

similares a las de la hoja de datos de lanor CD40001B.

f. Basándose en los datos anteriores,calcular la potencia total de disipación.

g.Dibujar la curva de disipación de

potencia total, en función de la fre-cuencia para VDD = 5 V.

h.Dibujar la curva, pero en función de latensión de alimentación para una fre-cuencia de trabajo de 1 MHz.

Circuito sugerido para realizar lamedición de corriente de alimentación

en nivel alto

Circuito sugerido para realizar lamedición de corriente de alimentación

en nivel bajo

8. INTERPRETACIÓN DE HOJAS DE DATOS DEDISPOSITIVOS DIGITALES CMOS

En la identificación de los dispositivosCMOS para la serie CD4000 tenemos lasiguiente regla:

A continuación, a modo de ejemplo analiza-mos las hojas de datos de dos circuitosintegrados CMOS de la serie CD4000BC. Setrata del CD40001BC (cuádruple nor de 2entradas) y el CD4011BC (cuádruple nand de2 entradas).

En la ddeessccrriippcciióónn ggeenneerraall –GeneralDescription– se da un resumen de las caracte-rísticas de los dispositivos. Aquí, enparticular, se dice que están construidos contransistores de canal P y N, y que las salidas

contienen un buffer para mejorar las caracte-rísticas eléctricas.

En las ccaarraacctteerrííssttiiccaass ggeenneerraalleess –Features–se expresa:

5533

Identificación de un dispositivo CMOS de laserie 4000 sin buffer a la salida

Identificación de un dispositivo CMOS de laserie 4000 con buffer a la salida

Título y descripción de los dispositivos CD4001BC y CD4011BC

• La compatibilidad con cargas TTL debajo consumo (hasta una carga74LS).

• Las especificaciones para tres valores detensión de alimentación: 5, 10 y 15 V.

• La respuesta de las salidas son simétri-cas (porque tienen buffers).

• La máxima corriente de entrada para laspeores condiciones (de tensión, de ali-

En esta parte de las hojas de datos se presen-tan los circuitos internos de cada compuertay el detalle de los circuitos de protección delas entradas ante descargas electroestáticas.

En los diagramas se puede observar que,

luego de los transistores, hay dos inversoresen cascada que realizan la función lógicatanto en la nor como en la nand. Si biennegar dos veces es lo mismo que no negar,la idea, aquí, es la de permitir que la salidasea simétrica.

5544

Diagramas esquemáticos de los dispositivos CD4001BC y CD4011BC

Agregar buffers sirve, también, en otroscasos, para dar mayor capacidad de corrien-te a una compuerta dada.

En el ítem de rraannggooss mmááxxiimmooss aabbssoolluuttooss–Absolute Maximum Ratings– y de ccoonnddiicciioo--

nneess ddee ooppeerraacciióónn –Operation Conditions– seestablecen los valores límites de varios pará-metros que no deben ser excedidos, a fin nosólo de garantizar la durabilidad de los com-ponentes sino de lograr que éstos trabajenadecuadamente.

En rangos máximos se especifica:

• Rango de tensiones máximos en cadapin. No se deben superar nunca los 0,5 Vsobre el valor de VDD ni 0,5 V por deba-jo del potencial de tierra.

• Disipación de potencia. No debe superarlos 700 mW en dispositivos con encap-sulado del tipo doble en línea –DIL– y de500 mW con encapsulado de montajesuperficial –Small Outline o SO–.

En las condiciones de operación se da elrango adecuado de tensión de alimentación:entre 3 y 15 V.

Se puede trabajar en un rango de temperatu-ra de entre:

• –55 ºC y +125 ºC, con dispositivos parauso militar (los que terminan con lasigla M) o entre

• –40 ºC y +85 ºC para uso comercial(los dispositivos que terminan con lasigla C).

Los diiaaggrraammaass ddee ccoonneexxiioonneess –ConnectionDiagrams– permiten identificar la funciónlógica que realiza cada circuito integrado ycuál es la disposición de pines en cada unode ellos.

5555

Rangos máximos absolutos y condiciones de operación

Las ccaarraacctteerrííssttiiccaass ddee ccoonnttiinnuuaa –DCCharacteristics– describen las característicaseléctricas en reposo (con señales aplicadaspero que están fijas a un determinado nivellógico). Generalmente, se especifican tensio-nes y corrientes de salida y de entrada, comotambién la tensión y la corriente de alimenta-ción del dispositivo en cuestión.

Como esta serie se caracteriza por tener unrango amplio de tensiones de alimentación,se suelen dar los parámetros eléctricos deimportancia (tanto para continua como paraalterna) para 3 valores diferentes de VDD;generalmente, estos valores están estandari-zados en 5 V, 10 V y 15 V.

Aquí no existe diferencia alguna entre elCD4001BC y el CD4011BC. Ambos consu-men las mismas corrientes de entrada y defuente, y entregan la misma corriente de sali-da para los mismos valores de tensión desalida en ambos niveles lógicos.

A modo de comprobar las característicaseléctricas en reposo de los dispositivosCMOS en la tabla de la próxima páginapodemos observar que los valores de corrien-te de entrada son, en la peor condición, detan solo 1 µA.

Las ccaarraacctteerrííssttiiccaass ddee aalltteerrnnaa –ACCharacteristics– especifican los tiempos deretardo, tanto de propagación de alto a bajo,y viceversa, como de los tiempos de subida yde bajada.

Además, se especifica la capacidad de cadaentrada CMOS y, en particular, el valor decapacidad de disipación dinámica CPD (no seda en todos los dispositivos), que sirve pararealizar el cálculo de la disipación dinámicainterna de cada compuerta.

En este caso, el fabricante da por separado lasespecificaciones de alterna, aunque los tiem-pos de retardo son muy similares entre sí.

5566

Esquemas eléctricos, sobre la base de símbolos, de las funciones que realiza cada integrado

5577

Características dinámicas para el CD4001BC

Tabla descriptiva de las características en estado estacionario de los dispositivos

Se puede observar que estos tiempos corres-ponden a parámetros determinados como el dela capacidad de carga, la temperatura ambien-te y la tensión de fuente de alimentación.

Generalmente, esta información se da con unvalor de temperatura y de capacidad deter-

minados (Tamb = 25 ºC y CL = 50 pF) y tresvalores diferentes de tensión VDD.

Podemos comprobar que, a mayor tensiónVDD menores son los retardos; o, lo que es lomismo, más velocidad se puede obtener concada compuerta.

Las ccaarraacctteerrííssttiiccaass ddee ppeerrffoorrmmaannccee ttííppiiccaass–Typical Performance Characteristics– proveeninformación sobre el comportamiento de losdispositivos; pero, en forma de gráficos.

En la próxima página, la primera serie de figurasdescribe el comportamiento en continua de lascompuertas. Los cuatro primeros gráficos mues-tran las funciones de transferencia (tensión desalida en función de la tensión de entrada) paralos diferentes valores de la tensión de alimenta-ción VDD; como existen varias combinacionesposibles de entradas, se dan diferentes gráficospara cada una de esas posibilidades.

A partir de la quinta figura se presenta unaserie de gráficos mostrando el comportamien-to dinámico de las compuertas. La figura 5representa los tiempos de retardo de propaga-ción de alto a bajo y viceversa, para elCD4001BC; la figura 6, lo mismo para elCD4011BC. Estos tiempos de retardo se danpara valores fijos de temperatura y capacidadde carga, y como función de la tensión de ali-mentación VDD.

Se puede observar, nuevamente, cómo bajanestos retardos al aumentar la tensión de ali-mentación VDD.

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Características dinámicas para el CD4011BC

En la serie de figuras de la próxima páginapodemos ver algo similar; pero, ahora, lostiempos de retardo se grafican en funciónde la capacidad de carga, con un valordeterminado de temperatura y mostrandotres curvas que corresponden a diferentetensión de alimentación.

Observamos que, para una tensión dada VDD,los retardos aumentan al aumentar CL.

Las curvas no parten de 0 pF, ya que lapropia salida de una compuerta tiene aso-ciada una capacidad parásita dada dealrededor de 14 pF.

5599

Gráficos con funciones de transferencia y tiemposde retardo de los dispositivos CD4001BC y CD4011BC

La última figura se refiere a la evolución delos tiempos de subida y bajada de las com-puertas, también en función de la capacidadde carga. De igual forma que con los tiemposde retardo de propagación, al aumentar estacapacidad, aumentan los tiempos.

La sección de ddiimmeennssiioonneess ffííssiiccaass –PhysicalDimensions– a veces está junto con la partede “Descripción”, otras veces se llama“Información de encapsulado” –PackageInformation– y en ocasiones no aparece enninguna hoja de datos, sino en forma separa-da en un documento anexo.

En la siguiente imagen mostramos el caso deencapsulado tipo DIL –Dual-In-Line; dobleen línea–; en él, los pines salen desde loscostados del encapsulado que, en este caso,es cerámico (también los hay en plástico).En particular, este tipo de empaquetamientodel chip se está dejando de usar debido aque se necesita mucha área de circuitoimpreso; en la actualidad se emplean losencapsulados de montaje superficial en losque las soldaduras se realizan sólo en la carade lado componentes del circuito impreso.Su menor tamaño disminuye las dimensio-nes finales de la placa.

6600

Gráficos mostrando la evolución de los tiempos de retardo de propagación, y los de subida y bajada.

9. TIPOS DE ENTRADAS EN DISPOSITIVOSCMOS DE LA SERIE CD4000

Independientemente de la función lógica quese realice, existen dos tipos de entradas dife-rentes y cuatro tipos distintos de salidas(normal sin buffer, normal con buffer, drena-dor abierto y tercer estado).

Los tipos de entradas son:

• Normal. • Disparador de Schmitt –Schmitt

Trigger–.

EEnnttrraaddaa CCMMOOSS nnoorrmmaall.. Es el tipo de entradaque hemos venido analizando en todos los casosplanteados; en ella, cada pin de entrada de undispositivo se conecta a los transistores que

correspondan, PMOS y NMOS.

6611

Dimensiones del encapsulado cerámico tipo DIL

Función de transferencia para un dispositi-vo CMOS con entrada normal (por ejemplo,

un inversor como el CD4069UBCB)

En la figura de la página anterior vemos lafunción de transferencia que aparece enlas hojas de datos del inversorCD4069UBC para tres diferentes valoresde tensión de alimentación.

Donde:• Gate Transfer Characteristic significa

“Características de transferencia de lacompuerta”.

• VOUT es la tensión de salida.• VIN es la tensión de entrada.• VDD es la tensión de alimentación de la

compuerta.• TA es la temperatura ambiente de tra-

bajo.

Como se puede apreciar, para un valor detensión de alimentación VDD dado, existeun único valor de la tensión de entradadonde se produce la transición de estadode la salida. Este valor es, aproximada-mente, la mitad de VDD.

La curva en línea llena y la de línea de trazoscorresponden a diferentes valores de la tem-peratura ambiente de trabajo del dispositivo,que van desde los –55 ºC (línea llena) hastalos +125 ºC (línea de trazos). Se puede apre-ciar que no es mucha la variación en latensión de entrada en la cual se producedicha transición.

EEnnttrraaddaa CCMMOOSS ttiippoo ddiissppaarraaddoorr ddee SScchhmmiitttt––SScchhmmiitttt TTrriiggggeerr––.. Es una entrada especialque tienen algunos dispositivos CMOS. Sucaracterística principal es la de presentar unahistéresis en la función de transferencia.

Existen dos valores diferentes de tensiónde entrada para que ocurra una transición

en el estado lógico de la salida. Si la entra-da está en nivel alto y comienza adisminuir, la salida cambia de nivel bajo aalto cuando la entrada decrece por debajode los 1,8 V. En cambio, para lograr que latensión de salida pase del estado alto albajo, la entrada debe aumentar por arribade los 3,3 V de tensión.

La hhiissttéérreessiiss eenn tteennssiióónn es la diferencia detensión en la entrada que existe entre uncambio y el otro. En este caso, es de 3,3 V –– 1,8 V; es decir, de unos 1,5 V.

Una de las ventajas de utilizar este tipo deentrada es que se logra aumentar el margende ruido (mayor inmunidad al ruido); porejemplo, si la entrada está en nivel bajo y aella se suma una tensión de ruido, la salidapasa recién a nivel bajo cuando la suma dedichas señales supera los 3,3 V, en algúnmomento.

Por otro lado, si la entrada está en nivel altoy se suma ruido, la salida cambia a estadoalto, erróneamente, recién cuando en laentrada se presenta una señal que tiene, enalgún momento, menos de 1,8 V.

Es interesante comparar este proceso con lafunción de transferencia del inversor normal,donde siempre la transición ocurre en alre-dedor de la mitad de la tensión dealimentación.

En el próximo gráfico14 se puede observarpara diferentes valores de tensión de ali-mentación:

6622

14Este ejemplo es para el caso de aplicar una tensión dealimentación de 5 V.

Un gráfico más realista –obtenido de lashojas de datos de un inversor CMOS– nosmuestra la misma función de transferenciapero para tres valores de tensión de alimen-tación: 5 V, 10 V y 15 V.

En el gráfico se puede observar que, a medi-da que crece la tensión de alimentación,también aumenta la zona de histéresis (lazona de tensión de entrada entre las líneasverticales se hace cada vez más ancha). Estoquiere decir que, desde el punto de vista devalores absolutos de tensión, a mayor tensiónde alimentación con que se trabaje en el chip,mayor será la inmunidad al ruido, pues elruido debe excursionar con mayor nivel detensión para causar un cambio indeseado dela salida.

Las compuertas más difundidas que poseeneste tipo de entrada son:

• CD4093BC. Cuádruple nand de 2entradas tipo Schmitt Trigger.

• CD40106BC. Séxtuple inversor con dis-parador de Schmitt.

Algunas de sus aplicaciones más comunesson:

• Conformador de pulsos (conformadorde señales y supresor de ruido)17.

• Multivibrador astable.• Multivibrador monoestable.

Para entender cómo trabaja una entradaSchmitt Trigger, le acercamos una representa-ción de una compuerta de este tipo

6633

Función de transferencia para un dispositivo CMOS (por ejemplo, un inversor como el CD40106B)

Función de transferencia para un dispositivoCMOS (por ejemplo, un inversor)

15Este término resulta aún un neologismo para el idiomaespañol; pero es el usual en la bibliografía electrónica,por lo que lo preferimos a “variar”.

16Es importante no confundir estas nuevas designacionesde VT+ y VT- con las vistas anteriormente de VT o VTH alanalizar el funcionamiento del inversor. Estas últimassimbolizan la tensión umbral VGS para la cual un tran-sistor MOS entra en conducción de corriente.

17Debido a la zona de histéresis es posible emplear un dis-positivo con este tipo de entrada en casos donde la señalde tensión no sea perfectamente cuadrada o la señaldigital contenga ruido.

Aquí:• VT+ es la tensión de entrada donde se produce la transi-

ción de la tensión de salida cuando la entradaexcursiona15 de un valor bajo a alto.

• VT- es la tensión de entrada donde se produce la transi-ción de la tensión de salida cuando la entrada excursionade un valor bajo a alto16.

(compuerta 2) que recibe señal de otra com-puerta cualquiera (compuerta 1).

En la parte superior se puede ver un esque-ma en el que se conecta la salida de unacompuerta a la entrada de otra que tiene unaentrada tipo disparador de Schmitt.

En la parte inferior se han dibujado los gráfi-cos de la tensión de salida normales defuncionamiento, tanto para la salida de lacompuerta de la izquierda como para laentrada de la compuerta de la izquierda.

El gráfico de la izquierda muestra –en raya-do– los valores posibles que, normalmente,tomaría la tensión de salida de la compuerta1, tanto en el estado alto (“1” lógico) como enel bajo (“0” lógico).

El de la derecha representa –en rayado– laszonas donde la compuerta con entradaSchmitt Trigger puede interpretar correcta-mente el nivel lógico del que se trate.

La indicación VNMH representa el rango detensión que puede tomar la señal de salida dela compuerta 1, estando en el nivel alto, sin

que la compuerta 2 llegue a malinterpretarla.Éste es el denominado mmaarrggeenn ddee rruuiiddoo ddeenniivveell aallttoo.

Del mismo modo, la indicación VNML repre-senta el rango de tensión que puede tomar laseñal de salida de la compuerta 1 estando enel estado bajo, sin que la compuerta 2 lleguea malinterpretarla. Éste es el mmaarrggeenn ddee rruuiiddooddee nniivveell bbaajjoo.

Comparando con el margen de ruido de unacompuerta de entrada común, la del tipo dis-parador de Schmitt tiene mayor inmunidadal ruido; es decir, una entrada de este tipotolera un rango de tensión mayor que el deuna compuerta de entrada normal.

UUssoo ccoommoo ccoonnffoorrmmaaddoorr ddee sseeññaalleess.. En lasiguiente figura tenemos una representacióntemporal de la entrada y de la salida de uninversor CMOS con Schmitt Trigger.

La entrada es una señal no digital cuyos valo-res máximos y mínimos de tensión seencuentran acotados dentro de los valorespermitidos (entre VDD y VSS).

6644

Representación de una conexión sobre unaentrada CMOS con Schmitt Trigger

Representación de la respuesta temporal deun inversor CMOS con Schmitt Trigger

Gracias a la histéresis en la entrada, el circuitopuede obtener una salida perfectamente digital(señal de tensión correctamente conformada).

En tal caso, se debería primero –mediante uncircuito analógico adecuado– trasladar losniveles de tensión de dicha sinusoide a valo-res que se encuentren comprendidos dentrodel rango de la tensión de alimentación de lacompuerta CMOS, a fin de que no la dañe.

UUssoo ccoommoo ssuupprreessoorr ddee rruuiiddoo.. Si la señal deentrada a una compuerta CMOS contieneruido, entonces, es posible que se proceseerróneamente la información. Una manera deaumentar la inmunidad al ruido –como yavimos– es emplear una compuerta con entra-da tipo Schmitt Trigger.

En las siguientes figuras vemos el comporta-miento de un inversor; primero, para el casoen que la señal sea normal y, luego, para unaentrada que tiene asociado un ruido.

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Un ejemplo más concreto de implementaciónes el de conformar una señal tipo sinusoide,proveniente de la tensión de línea de ali-mentación domiciliaria de 220 VAC, a fin deconvertirla en una señal digital para,posteriormente, medir su frecuencia.

Conversión de una señal sinusoidal a digital

Respuesta temporal de un inversor conSchmitt Trigger ante una señal sinusoidal

Respuesta temporal de un inversor conSchmitt Trigger ante una señal normal

Respuesta temporal de un inversor con SchmittTrigger ante una señal con ruido; podemos notar queel ruido –a pesar de tener una magnitud apreciable– no alcan-za a perjudicar el funcionamiento de la compuerta, ya que noha superado los niveles de tensión de histéresis de la entrada

UUssoo ccoommoo mmuullttiivviibbrraaddoorr aassttaabbllee.. Otra de lasaplicaciones que puede tener una compuertacon entrada tipo disparador de Schmitt escomo multivibrador astable.

En la siguiente figura vemos un circuitoimplementado con una compuerta nandCMOS con entrada tipo Schmitt Trigger. Elcircuito está formado, en este caso, por unacompuerta nand18 con entrada Schmitt Trigger,un capacitor y una resistencia.

La idea es poner una de las patas de entradade la compuerta a VDD y conectar la otra a latierra VSS, a través de un capacitor C.

La resistencia R sirve para que el capacitorpueda cargarse o descargarse a tierra, limitan-

do la corriente de circulación. Se coloca entrela salida y la entrada activa de la compuerta19.

Si, inicialmente, suponemos que la salidaestá en estado alto y el capacitor totalmentedescargado, tenemos que la entrada es de 0 V.En estas circunstancias, C comienza a cargar-se con la corriente que le suministra la salidade la nand.

Este proceso de carga dura hasta que la entra-da alcanza el valor de VT+. El tiempo que setarda en alcanzar este valor depende, en prin-cipio, de la constante de tiempo R-C. Amayor valor del producto R x C, mayor es eltiempo en que la salida está en el nivel alto(aquí, este tiempo está designado con T2).

Al llegar a este valor, la entrada interpretaesto como que debe cambiar la salida al esta-do bajo. Al pasar, ahora. Vsalida a 0 V, elcapacitor (que ha quedado cargado con unatensión igual a VT+) comienza a descargarsea través de la resistencia R por la salida de lanand y, de allí, a tierra (en este estado lógico,el transistor activo es el NMOS).

Este proceso dura hasta que la tensión deentrada (o la del capacitor, que es lomismo) llegue hasta el valor VT-. En esevalor, la entrada interpreta que debe ponerla salida a un nivel lógico alto. Al hacerlo,ahora el capacitor empieza a cargarse nue-vamente, repitiéndose indefinidamenteeste ciclo.

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18Recordamos que, en compuertas tanto and como nand, siuna o varias entradas se conectan a VDD, no contribuyenmás en la función lógica, es decir no tienen efecto alguno.Para el caso de una nand de 2 entradas, si ponemos una de

ellas a VDD, el circuito responde igual que un inversor (unaentrada y la salida que la negará).

19Este circuito podría, también, implementarse con un inver-sor Schmitt Trigger como el CD40106. La ventaja que sepuede tener utilizando una compuerta nand como laCD4093 respecto de un inversor, es que se puede utilizar lapata que no se usa como un habilitador de oscilación(entrada de Enable).

Un mmuullttiivviibbrraaddoorr aassttaabbllee es un oscilador cuyafrecuencia de oscilación depende, en estecaso, de las características internas del dis-positivo, así como de los valores externos deresistencia y capacidad.

Oscilador basado en nand tipo Schmitt Trigger

El resultado, es una oscilación permanente, detal forma que la salida tiene una onda cuadra-da de amplitud pico a pico cercana a los 5 V.

Esta frecuencia de oscilación depende de R,C, VT-, VT+ y VDD. R y C son componentesexternos y pueden modificarse a voluntad.VT- y VT+ son parámetros internos a la com-puerta, que dependen de VDD; si bien nopueden modificarse, su valor absoluto –alestar relacionados con VDD– puede cambiar-se, variando la tensión de alimentación.

Aquí, el período total de oscilación es lasuma de T1 y T2. Su inversa es la frecuenciade oscilación.

La fórmula que vincula la frecuencia de osci-lación con estos parámetros es:

Donde:• fO es la frecuencia de oscilación, medida

en [Hz].• ln( ) es el logaritmo neperiano (en base

e = 2,7172).

• R es la resistencia de realimentaciónentre entrada y salida, expresada en [Ω].

• C es la capacidad externa, expresadaen [F].

• VDD es la tensión de alimentación,expresada en [V].

• VT+ es la tensión umbral de disparocuando la entrada tiene una transiciónpositiva (ascendente), expresada en [V].

• VT- es la tensión umbral de disparo cuan-do la entrada tiene una transiciónnegativa (descendente), expresada en [V].

A partir de esta fórmula se puede observarque, cuanto más grande sea el producto R x C,menor será la frecuencia de oscilación; y,viceversa.

Los límites de trabajo están dados por laselección de los componentes y por la limita-ción de velocidad de la misma compuerta.

Si pretendemos obtener una frecuencia ele-vada, en principio debemos lograr que elproducto R x C sea pequeño.

La resistencia R se puede disminuir hastacierto punto, ya que ésta limita la corrienteque circula no sólo por el capacitor sino porla salida de la compuerta.

Esta corriente no debe superar el miliampere, afin de evitar sobrecargar la salida y dañarla.

La capacidad C se puede disminuir; inclusi-ve, hasta hacerla nula (sólo queda laresistencia conectada). Uno podría pensarque, de esta manera, la frecuencia sería infi-nita; pero, en realidad, toda entrada CMOStiene una capacidad parásita de alrededor de7,5 pF. Es éste el límite inferior de C.

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Diagrama de tiempos mostrando la evolución dela salida del circuito configurado como oscilador

Si pretendemos tener una frecuencia muybaja (por ejemplo, de período de variossegundos), por el contrario, el producto R x Cdebería ser grande.

Una R grande –de varios megaohm– es facti-ble de conseguir y utilizar.

Por el lado del capacitor, uno con capacidadgrande –generalmente, del tipo electrolítico–suele presentar una resistencia de pérdidaselevada. Esto significa que el capacitor se irádescargando por dicha resistencia, limitandoasí la mínima frecuencia de oscilación (o, alrevés, el máximo período que pueda lograrse).

UUssoo ccoommoo mmuullttiivviibbrraaddoorr mmoonnooeessttaabbllee.. Uncircuito monoestable es un dispositivo quetiene una entrada y una salida. La entrada essensible a un solo tipo de flanco de la señal(ya sea el ascendente o el descendente).Cuando lo recibe, la salida cambia de estadológico durante un cierto tiempo de duracióncontrolada.

En las siguientes figuras vemos el empleo deuna compuerta CMOS CD4093 y compo-nentes pasivos (una resistencia y uncapacitor) para implementar dos monoesta-bles; uno disparado por flanco ascendente yotro por flanco descendente.

Esta figura muestra un monoestable quedetecta cuándo aparece un flanco descen-dente a la entrada. Como en el caso deloscilador, una de las entradas se pone a VDD

a fin de anularla.

El capacitor C está en serie con la entrada.Mientras no haya transiciones de la señal enla entrada Vin, el capacitor no tiene efectosobre la entrada de la compuerta; ésta estáen estado alto, debido a la resistenciaconectada a VDD.

Cuando aparece una transición de la señalcon flanco ascendente (de estado bajo a alto),el capacitor se comporta instantáneamentecomo un cortocircuito, dejando pasar dichavariación de tensión.

Debido a que la tensión de entrada de lacompuerta ya está con un valor cercano aVDD, no sufre ningún cambio, salvo unpequeño pico –como muestra la figura–.

En cambio, cuando aparece un flanco des-

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Uso de una compuerta nand con trigger para implementarun monoestable disparado por flanco decreciente

cendente en la entrada Vin (pasa del estadoalto al bajo), la entrada de la compuerta pasade VDD a un valor bajo de tensión, ya que elcapacitor se comporta en ese instante comoun cortocircuito.

En esta condición, la salida de la compuertapasa de nivel bajo al alto.

Si Vin se mantiene en bajo, el capacitorcomienza a cargarse a través de la resistencia R.

Cuando el valor en la entrada de la com-

puerta supera el del umbral VT+, la salidacambia de alto a bajo, nuevamente.

Como puede apreciarse el tiempo en quela salida está en nivel alto –generalmente,denominado en la bibliografía como Tw–,depende de R, C, VDD y de la tensiónumbral VT+.

De manera similar, para lograr un mono-estable que se dispare con flancoascendente, se puede emplear el circuitode la figura siguiente:

Aquí, nuevamente tenemos el capacitor enserie; la resistencia, ahora, está con un borneconectado a tierra.

Cuando se aplica una transición positiva(flanco ascendente de la señal Vin), la tensiónde entrada copia ese flanco, subiendo instan-táneamente, lo que provoca que la salida queestaba en alto pase a nivel bajo.

El tiempo en que permanece en ese estadodepende de cuánto tarde el capacitor C endescargarse a través de la resistencia R.

Cuando la tensión en la entrada de la com-puerta cae por debajo de VT-, la salida vuelvea pasar al estado alto.

En ambos circuitos, el tiempo Tw es directa-mente proporcional al producto R x C.

10. TIPOS DE SALIDAS: NORMAL SINBUFFER, NORMAL CON BUFFER,OPEN-DRAIN, TRI-STATE

Existen cuatro tipos de salidas ampliamenteutilizadas en diversos dispositivos:

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Uso de una compuerta nand con trigger, para implementarun monoestable disparado por flanco creciente

• Salida normal sin buffer –UnbufferedOutput–-.

• Salida normal con buffer –BufferedOutput–.

• Salida de drenador abierto –Open-Drain–.

• Salida de tres estados –Tri-state–.

SSaalliiddaass nnoorrmmaalleessccoonn yy ssiinn bbuuffffeerr..Los circuitos quehemos analizadohasta ahora (nor,nand e inversor)son del tipo nor-mal o estándar yaque no existe nin-gún circuitoadicional a sus sali-das.

Desde el inicio de CMOS, en el mercadoelectrónico han aparecido dos versiones dife-rentes de este tipo de salida denominadassalidas con buffer –buffered output– y salidassin buffer –unbuffered output–. Esto ha dadolugar a controversias debido a que, desde elpunto de vista de compatibilidad pin a pin(se refiere a la disposición física de los termi-nales), se pueden intercambiar chips conambos tipos de salida, pero que tienen lasmismas características de velocidad e inmu-

nidad al ruido, entre otras variables.Se entiende por buffer, en general, a un cir-cuito que se interpone entre la salida de otrocircuito y la salida real del dispositivo. Losbuffer pueden ser del tipo inversor (se usa unsolo inversor) o del tipo no-inversor (usandos inversores en serie).

Los buffer CMOS suelen estar integrados porinversores CMOS, formados con transistoresPMOS y NMOS que pueden brindar mayorcapacidad de corriente que una compuertanormal.

• Compuerta sin buffer es aquella querealiza una función lógica dada y queno tiene inversores conectados a susalida (Tal es el caso de las compuer-tas nor y nand a las que nos hemosreferido).

• Compuerta con buffer es aquella en laque, luego del circuito que realiza lalógica, tenemos uno o más inversoresen serie.

¿Por qué aparecen las versiones de compuer-tas con buffer? Para explicarlo, vamos aanalizar el caso del chip CD4001UB que esuna cuádruple compuerta nor de 2 entradascada una. Analicemos el circuito que apareceen la hoja de datos de este dispositivo.

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La expresión ssaalliiddaa nnoorr--mmaall se refiere a lassalidas en las que seconectan los transis-tores PMOS en la ramasuperior y los NMOS enla rama inferior, de formatal de generar la funciónlógica requerida.

La forma de distinguir si un dispositivo CMOSde la serie 4000 es “con” o “sin” buffer, es através de las letras incluidas al final de la sigla:

• CD4000B significa que el dispositivo tienebuffer a la salida.

• CD4000UB significa que no tiene buffer a lasalida.

La respuesta de salida es mejor si seemplean las compuertas que tienensalidas con buffer que si se usan lasque no lo tienen; es decir, mejora lainmunidad al ruido. El precio quese paga es el de una menor veloci-dad de respuesta.

El circuito tiene dos entradas, A y B, que –antesde ir a los transistores PMOS y NMOS que rea-lizan la función nor,– pasan por dos circuitos deprotección contra descarga electrostática.

La salida –output– se obtiene directamentedel punto medio de ambas ramas PMOS-NMOS. Esta salida se dice sin buffer–unbuffered–, debido a que no existe ningúncircuito adicional en la salida.

En la siguiente figura vemos otro circuito, elCD4001B que sí tiene buffer. Se trata, tam-bién, de un integrado con 4 compuertas norde 2 entradas cada una, pero en el que la sali-da proviene de un circuito inversor.

Nuevamente, las entradas A y B pasan porcircuitos de protección contra sobretensión y,luego, por un inversor cada una.

La salida de cada inversor se conecta a unarama diferente de una compuerta nand y lasalida de ésta termina en un tercer inver-sor cuya salida sí corresponde con lasalida del conjunto.

Como hemos visto anteriormente, estaestructura funciona como una nor, ya que–aplicando el teorema de De Morgan–:una nand negando sus entradas forma unaor y, si, a su vez, se vuelve a negar dichanand, obtenemos una nor.

Si se analizan las dos opciones, se puede verque la segunda (la versión con buffer) es máscompleja; con esto se puede inferir que suvelocidad de respuesta será más lenta, ya queexisten más componentes en cascada y, porlo tanto, más retardo generado entre lasentradas y la salida.

¿Por qué, entonces, existe esta versión conbuffer? Para dar una respuesta, tenemos que

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Circuito de una de las 4 compuertasnor del chip CD4001UB

Circuito de una de las 4 compuertasnor del chip CD4001B

Implementación de nor para el CD4001B,basada en inversores y nand

analizar cómo es el comportamiento del cir-cuito en continua, es decir, con señal estática.

Para esto, levantamos la función de transfe-rencia de la nor para dos condicionesdiferentes de las entradas:

• uniendo las dos entradas –que llama-mos “1” y “2”–, las que se conectan a “0”y a “1” lógico, alternativamente;

• poniendo la entrada “2” a tierra y lle-vando la entrada “1” a nivel lógico bajoy, después, alto.

Se obtiene, entonces, la función de transfe-rencia –como se muestra a continuación–;ésta se da para dos valores de tensión defuente: 5 V y 15 V.

En la función de transferencia se puede apre-ciar que tenemos dos curvas muy similarespor cada valor de tensión de alimentación(cuatro curvas, en total).

Se identifican con “VIN = 1 & 2” y “VIN = 1”.

• VIN = 1 & 2 significa que esa curvacorresponde al caso en que varíen

ambas entradas, de “0” a ”1” simultáne-amente.

• VIN = 1, significa que la entrada “2” estáa “0” lógico (no tiene efecto en la fun-ción) y la entrada “1” varía de “0” a “1”.

Para ambos casos, lo que se obtiene es unfuncionamiento como un inversor: Si laentrada (o entradas) está (o están) a “1”,entonces la salida pasa a “0”; y, viceversa.

Hasta aquí no parece haber nada extraño.

Si, ahora, analizamos lo mismo pero para elcaso del circuito CD4001UB (sin buffer), elcomportamiento resulta diferente.

Las pruebas son similares. Tenemos tres cur-vas diferentes:

• Con “VIN = 1 & 2” que corresponde alcaso en que se unen las entradas “1” y“2”, y se cambia el nivel lógico.

• Con “VIN = 2” donde se varía la entra-da “2” y se deja la entrada “1” en nivelbajo.

• Con “VIN = 1” donde se varía la entrada “1”y se deja la entrada “2” en nivel bajo.

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Función de transferencia del CD4001B

Función de transferencia del CD4001UB

Como se puede apreciar, las tres curvas son sen-siblemente diferentes; en especial, para laprimera combinación (ambas entradas unidas).

Estas diferencias son debidas a que, depen-diendo de qué entradas están en “1” o en “0”,habrá diferentes combinaciones de transisto-res PMOS y NMOS que estaránconduciendo. Por ejemplo, si ambas entradasestán en “1”, los dos transistores NMOS estánconduciendo; en cambio, si sólo una de lasentradas está a “1”, sólo un transistor NMOSestará en conducción.

Esto implica que la resistencia total de larama inferior será diferente y, por lo tanto,también la impedancia de salida de la com-puerta.

En el primer caso (ambas entradas en “1”), laresistencia de la rama inferior será el paralelode las R de los NMOS; es decir, R/2. En cam-bio, para el segundo caso (sólo una entradaen “1”), la resistencia será sólo R.

Como resultado de esto, la función de trans-ferencia es diferente, para distintas

combinaciones de las entradas.

Esto trae aparejado el problema de la inmu-nidad al ruido.

En el caso de la nor con buffer, la curva detransferencia Vout versus Ventrada es simétrica;es decir, la tensión de entrada para la cual seda la transición de la salida de un nivel a otroes, más o menos, VDD/2. En estas condicio-nes, el margen de ruido es similar, tanto parael estado bajo como para el alto.

En cambio, en la nor sin buffer, la curva detransferencia es simétrica sólo cuando,simultáneamente, cambian ambas entradas.

Como conclusión, la nor sin buffer tiene unainmunidad al ruido variable, igual o menor a lanor con buffer e impredecible –ya que dependeque cómo evolucionan las entradas–.

SSaalliiddaa ddee ddrreennaaddoorr aabbiieerrttoo ––OOppeenn--DDrraaiinn––..Un ejemplo en el que la salida normal –ya seacon o sin buffer– no funciona correctamentees en el caso en donde se requiere imple-mentar una and cableada. Es el caso en el quese deben conectar juntas las salidas de dosdispositivos digitales diferentes a la entradade aviso de interrupción de un microproce-sador, a fin de llamarle la atención cuando sequiere interactuar con él. Para esto, es nece-sario efectuar una unión entre las salidas.

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Esquematización con resistencias delfuncionamiento de la nor sin buffer

La ventaja de la nor sin buffer (CD4001UB) estáen la respuesta en frecuencia que es superiora la nor que tiene buffer (CD4001B) debido a lamenor cantidad de componentes en serie quedeben atravesar las señales de entrada.

Una and cableada significa unir las salidas dedos dispositivos, para que la salida común quese genera tenga un nivel lógico alto sólo cuandolas dos salidas estén en ese mismo valor lógico.

Si cualquiera de ellas se encuentra en estadobajo, la salida debe ir a ese nivel. En resu-men, se implementa la función anddenominada cableada, ya que se debe unirfísicamente dichas salidas –por ejemplo, conuna línea de circuito impreso–.

Si quisiéramos realizar esto con el tipo desalida visto hasta el momento, se nos generael siguiente problema:

Supongamos que unimos dos compuertascualesquiera que tengan salida normal pararealizar la and cableada.

Si la compuerta de la izquierda lleva su sali-da a nivel alto y la de la derecha a nivel bajo–a través de las combinaciones adecuadas ensus respectivas entradas– tenemos, por unlado, que el transistor PMOS de la izquierdaestá activo mientras que el NMOS de esemismo lado está cortado y, por el otro, que eltransistor NMOS de la derecha está saturadomientras que el PMOS de ese lado no entraen conducción.

En tales circunstancias, existe un caminoeléctrico entre dichas salidas por el cual,desde los +5 V de la fuente, circulará unacorriente por el transistor PMOS de laizquierda y se drenará a tierra a través deltransistor NMOS de la derecha.

Lo normal es que los PMOS y NMOS de unacompuerta estén encendidos pero en diferen-tes estados –no como aquí, en que da estacondición simultáneamente–.

Si ocurre este caso, la corriente eléctrica serámuy grande –ya que estará limitada, funda-mentalmente, por la resistencia RON de cadatransistor– y podría dañar permanentementea ambos transistores.

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And cableada

Esquema mostrando las salidas de doscompuertas unidas entre sí

Unión entre dos compuertas con salidasnormal, en las condiciones citadas

Para solucionar este problema, se han diseñadocompuertas donde la salida consta solamente deun transistor: el inferior –o sea, el NMOS–.

Esta salida tiene accesible el drenador de dichotransistor para conectarle una resistencia comoelemento pasivo de pull-up –tirar para arriba–.

Con esta configuración, es posible interconectarvarias salidas de compuertas que tengan estetipo de salida para realizar la and cableada.

En las siguientes figuras vemos dos ejemplosque simbolizan la interconexión de com-puertas tipo Open-Drain.

SSaalliiddaa ddee ttrreess eessttaaddooss ––TTrrii--ssttaattee--.. En ciertasaplicaciones –y, cada vez, con mayor fre-cuencia– se necesita que la salida de unacompuerta o de un dispositivo más complejoadopte, aparte de los estados alto y bajo, un“tercer estado”.

Este estado es, en realidad, una desconexiónde la salida física del chip del pin terminal.

En general, para que no haya conflictoalguno, el micro controla el flujo de lainformación que circula por esas líneasde datos. Cuando quiere enviar informa-ción, activa alguna línea de controlavisando su intención. Del mismo modo,si quiere leer información desde algúnotro dispositivo, lo hará con una líneaadecuada a tal fin.

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Compuerta nand con salida tipo drenador abierto

Compuertas nand con drenador abiertoformando una and cableada

Podemos imaginar esta necesidad si considera-mos que existe un dispositivo inteligente –comopuede ser un microprocesador– que tiene, diga-mos, 4 líneas denominadas “líneas de datos” o“bus de datos”; por ellas, en paralelo, puedeescribir o leer información de otros dispositivos,como memorias que almacenan información.

Esquema de un dispositivo inteligen-te con comunicación con otrosdispositivos; como se ve, el microtiene sus 4 líneas de datos unidas enparalelo a las líneas de datos de otros3 dispositivos (periféricos) quecomandatado por álgebra de Boole

Para que todo sea ordenado, el micro sólodebe conectarse con un dispositivo a la vez;es decir, si quiere leer algo, selecciona, pri-mero, el dispositivo y, luego, le ordena a ésteque presente sus datos a las líneas de datos.Para escribir, el micro hace lo mismo: selec-ciona un solo dispositivo y, mientras le avisaque quiere mandarle datos, pone en las líne-as de datos la información correspondiente.

En el caso de que el micro quiera escribir algoen ese bus de datos, lo peor que puede pasares que todos los dispositivos lean lo mismo.Pero, si bien esto no es lo querido, tampocogeneraría ningún problema eléctrico.

En cambio, si es al revés, el problema puede sergrave. Si el micro quiere leer y hay más de undispositivo conectado queriendo escribir algo,pasará algo similar a lo planteado con el proble-ma de la and cableada: Si un dispositivo mandaun “1” y otro un “0”, algo se va a quemar.

Para evitar este tipo de problemas, se crea lasalida con un tercer estado adicional.

Cada uno de los dispositivos periféricos quemencionamos en este ejemplo tiene la habili-dad de desconectar sus salidas de ese bus dedatos, cuando lo pide el micro, a través deuna línea denominada de ccoommaannddoo TTrrii--ssttaattee.

Sabemos que una salida típica CMOS constade 2 transistores, uno PMOS y otro NMOS,los que generalmente están en un estado deconducción opuesto entre sí. Si se puedelograr –con alguna entrada adicional de con-trol– que ambos estén cortados, idealmentela impedancia que se mediría entre el pin desalida y la fuente de VDD sería infinita, al igualque la impedancia medida entre esa salida yla tierra.

Esto equivale, entonces, a que el pin de sali-da quede flotante, sin potencial alguno detensión.

La siguiente figura muestra una compuertano inversora que tiene este tipo de salida.Existe, aquí –además de la entrada de datos–una entrada adicional de control que selec-ciona el estado de la salida, que se denominaDisable –deshabilitador–.

Para este caso, cuando la entrada Disable estáen nivel bajo, la compuerta inversora funcio-na normalmente:

• la entrada de la nand asociada al inver-sor que le sigue a la entrada Disabletendrá un nivel alto; por esto, esa entra-da de la nand no tendrá efecto algunosobre su propia salida;

• la entrada de la nor que se conecta a tra-

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Esquema de una compuerta no inversoracon control de tercer estado –Tri-state–

Compuerta no inversora con salida Tri-state

vés de dos inversores desde la entradaDisable, recibe un nivel bajo, por lo que,de igual manera, esa entrada de la nor notendrá efecto sobre su propia salida.

En estas condiciones (con Disable en bajo), lacompuerta del transistor PMOS, recibe laentrada negada (a través de la nand) al igualque la compuerta del NMOS (a través de lacompuerta nor).

Por lo tanto, el circuito funciona como noinversor ya que, cuando la entrada está ennivel bajo, la compuerta del PMOS estará anivel alto y, entonces, quedará cortado. Delmismo modo, el NMOS estará en conduc-ción, ya que la entrada de su compuertarecibirá también un nivel alto.

Pero, cuando laentrada de con-trol vaya a nivelalto, ésta cortarásimultáneamentea ambos transistores de salida, quedando lasalida, por lo tanto, en estado de “alta impe-dancia”; es decir, en un tercer estado.

El circuito que acabamos de analizar es elcorrespondiente al CD4503B, séxtuple bufferno inversor con salida de tercer estado –3-state o Tri-state–.

La tabla de verdad que explica el funciona-miento de este dispositivo es:

Consideremos otro ejemplo de circuitoinversor que tiene la posibilidad de tener unasalida con tercer estado y que es más simpleque el anterior.

Al igual que antes, aparte de la entrada dedatos, tenemos otra entrada de control deno-minada aquí habilitación –Enable–. Elcircuito consta de una salida formada pordos PMOS y dos NMOS.

Un inversor –formado, a su vez, por unPMOS y un NMOS (que no se muestran, a finde no complicar el esquema)– controla lascompuertas del NMOS 1 y el PMOS 1 que seunen para formar la salida.

Cuando, en la entrada Enable tenemos unnivel lógico bajo, en la compuerta del NMOS1 aparece un nivel alto de tensión y, en lacompuerta del PMOS 1, un nivel bajo de ten-sión, que conducen en estas condiciones.

El estado lógico de la salida depende decuánto vale la entrada. Si la entrada está anivel alto, entonces el NMOS 2 conduce yPMOS 2 estará cortado; así, tenemos queambos NMOS conducen y la salida pasa alestado lógico bajo. De igual manera, si laentrada va al nivel bajo, ambos PMOS con-ducen, mientras que el NMOS 2 está cortadoy la salida tendrá un nivel alto.

Por el contrario, si la entrada de control Enableestá a nivel alto, la tensión en la compuerta delNMOS 2 es baja y la del PMOS 2 alta; así, sinimportar qué pasa con los transistores NMOS1 y PMOS 1, ninguno de los transistores aso-ciados con el inversor conducen.

La salida, entonces, presenta una muy alta

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A menudo, este estadose denomina con laletra “Z”.

impedancia de salida respecto a VDD y aVSS.

Si se mide laimpedancia entrela salida y VDD,por un lado, yentre salida y VSS,se tienen valoresmuy altos deresistencia, lo queequivale a decirque la salida haquedado desco-nectada, tanto dela tensión de ali-mentación VDD

como de la tierra VSS.

Otros circuitos integrados CMOS de laserie CD4000 que contienen este tipo desalida son:

• CD4502B séxtuple buffer inversor consalida Tri-state y entrada Strobe.

• CD4043B cuádruple latch nor conRri-state.

• CD4044B cuádruple latch nand conTri-state.

11. COMPUERTA DE PASO –PASS-GATE–

Una de las ventajas de CMOS frente a otrastecnologías como la TTL, es que –debido alempleo de transistores MOS (de alta impe-dancia de entrada)– se pueden utilizar ciertoscircuitos relativamente simples que ayudanen la construcción de dispositivos complejos.

Tal es el caso de la compuerta de paso–Pass-Gate–.

Ésta se basa en el empleo de sólo dos transis-tores, uno NMOS y el otro PMOS.

Controlando adecuadamente las tensionesde sus compuertas, es posible implemen-tar una llave electrónica que tiene variosusos interesantes:

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Otro circuito de inversor Tri-state

Circuito de una llave de paso –Pass-Gate–

Como se puede obser-var, es posible construirotros dispositivos quetengan la salida de ter-cer estado, utilizandonuevamente el inversorcon los dos transistoresNOS y PMOS intercala-dos entre la salida, y lostransistores PMOS yNMOS que formen lafunción.

Como usted puede ver, los dos transistoresmarcados con NMOS–PMOS se conectan enparalelo. Un circuito inversor polariza conve-nientemente sus compuertas.

Cuando la entrada “Control” está a nivel bajoo “0” lógico, el PMOS recibe una tensión debajo nivel de tensión (en teoría, igual a VSS) yel transistor NMOS una tensión de alto nivelde tensión (teóricamente, VDD). En estascondiciones, ambos transistores entran enconducción. Por lo tanto, existe un caminode baja resistencia eléctrica entre los bornesdenominados “Entrada” y “Salida”.

Contrariamente, si la entrada “Control” está anivel alto, los transistores NMOS y PMOSreciben en sus compuertas tensiones que nolos dejan entrar en conducción. De estamanera, existe una resistencia de muy altovalor entre los bornes “Entrada”y “Salida”.

Lo interesante de este esquema es que estallave electrónica comandada por una entradadigital de control, es bidireccional; es decirque, en realidad, la señal puede tener cual-quiera de los dos sentidos de circulación(izquierda a derecha o viceversa). Los bornes“Entrada” y “Salida” pueden ser usados indis-tintamente como una u otra función.

Son varias las aplicaciones que tiene este tipode compuerta. Mencionamos tres de ellas,que resultan las más importantes:

• Diseño de dispositivos Tri-state.• Diseño de multiplexores. • Diseño de circuitos secuenciales.

DDiisseeññoo ddee ddiissppoossiittiivvooss TTrrii--ssttaattee bbaassaaddooss eennccoommppuueerrttaass PPaassss--GGaattee.. Dado que una

compuerta de paso se comporta como unallave controlada electrónicamente por unaentrada CMOS, es fácil implementar dis-positivos que puedan disponer de unasalida de tercer estado:

Simplemente, entre la salida del inversor y lasalida definitiva, se debe conectar una com-puerta como la descrita.

Este esquema puede extrapolarse fácil-mente a cualquier otro dispositivo CMOS,permitiéndole sumar la habilidad de quesu salida pueda llevarse al estado de altaimpedancia.

DDiisseeññoo ddee mmuullttiipplleexxoorreess bbaassaaddooss eenn ccoomm--ppuueerrttaass PPaassss--GGaattee.. Un multiplexor–multiplexer; en forma abreviada mux– es,básicamente, un selector de canales; tienevarias entradas y una única salida.Mediante dos o más entradas de selección,se puede seleccionar cuál de las N entra-das se conecta a la salida (el resto de lasentradas queda desvinculado).

7799

Inversor con salida Tri-state basado en eluso de compuerta de paso

Un multiplexor tradicional 2:1 consta de unacompuerta or de 2 entradas; cada una de ellasse encuentra relacionada con una entrada dedatos A o B.. Entre cada entrada del mux yuna entrada de la or se interpone una com-puerta and de 2 entradas.

Con la ayuda de un inversor se pueden obte-ner dos estados lógicos opuestos de tal formaque, conectando la entrada denominada“Selección” a la pata libre de una and y la sali-da del inversor a la otra pata libre de la otraand, es posible establecer un camino directoentre las entradas y la salida, pero de a unapor vez.

En el ejemplo, cuando “Selección” está ennivel alto, la and inferior deja que la entradaB se comunique con la salida. Por el otrolado, la and superior tiene un nivel bajo enuna de sus entradas, lo que impide que eldato de A llegue a la salida.

Si, ahora, la entrada de selección está a nivelbajo, ocurrirá lo contrario; se permite que laentrada A se vincule con la salida.

Como se puede observar, la implementaciónde este mux simple –ya que tiene sólo dosentradas de datos– está formada por 4 com-puertas. En total se requieren de 20transistores MOS para implementar el circui-to completo.

Otra opción es la de emplear el circuito quese ve a continuación:

Está formado por dos llaves de paso y un cir-cuito inversor. Las entradas de señal,denominadas A y B, se conectan a cada unade las llaves por un extremo. El otro extremode estas llaves se une para formar la salida.

El inversor se encarga de generar dos nivelesde tensión siempre opuestos (alto y bajo).

La llave de arriba sólo puede conducir cuan-do ambos transistores NMOS y PMOS estáncorrectamente polarizados. Eso ocurre cuan-do C = “0” y C (negado) = “1”. La llave deabajo, por el contrario, conduce cuando C == “1” y C (negado) = “0”.

A través de la entrada “Selección” se puede,entonces, elegir cuál de las dos entradas secomunicará con la salida.

Como podemosdeducir fácilmen-te, requerimossólo 6 transistores–en lugar de los20– para imple-

8800

Multiplexor de 2 entradas y una salida(denominado, generalmente, mux 2:1)

Mux 2:1 implementado con compuertas Pass-Gate

En tecnologías comoTTL no se tiene estetipo de ventaja. Laimplementación de un

mentar el muxcon la forma tra-dicional.

Sumado a eso, entecnología TTL laconstrucción desólo una com-puerta and de laserie LS lleva, enpromedio, 10transistores bipo-lares, 6 diodos y12 resistencias.

Una ventaja adi-cional que tiene este tipo de estructurabasada en el empleo de compuertas de paso

es que el dispositivo analizado puede serbidireccional; se convierte, entonces, en undemultiplexor –Demultiplexer, demux–. Estosignifica que la salida puede ser usada comoentrada y las entradas como salidas. De estamanera, es posible usar el circuito como unselector de señal de dos vías: Una mismafuente puede enviarse por una ruta u otra,dependiendo del estado lógico de la entradade control “Selección”.

Una ventaja más. Siempre que nos limitemosa respetar los niveles de tensión de trabajo deCMOS (entre VSS y VDD), nada nos impide–por ejemplo, en el modo mux–, inyectarpor las entradas A y B señales que sean dife-rentes a dos valores de tensión cercanos aVDD o a VSS.

DDiisseeññoo ddee cciirrccuuiittooss sseeccuueenncciiaalleess bbaassaaddooss eenn ccoomm--ppuueerrttaass PPaassss--GGaattee.. Un circuito secuencial es aquélcuya salida –o cuyas salidas– no sólo depende delvalor de la entrada –o de las entradas– sino delestado lógico anterior de las salidas.

El componente básico de este tipo de circui-tos es el flip-flop (FF).

Los flip-flop más conocidos son los tipo “D” ylos tipo “JK”.

En la siguiente figura vemos un ejemplo de unflip-flop tipo “D”, que es disparado por nivelalto; es decir, dependiendo del estado lógico deuna entrada –aquí, denominada C–, el dato enla entrada D pasa a las salidas Q y /Q (Q nega-da) o retiene las salidas con el último valor quetenían antes de desactivar la entrada. Para estecaso, si C = 1, la salida copia a la entrada.

La tabla de verdad de este dispositivo es,entonces:

8811

MUX sencillo comoéste requiere usar lasc o m p u e r t a s q u eplanteamos en laprimera alternativa.

Sumado a eso, en tec-nología TTL la construc-ción de sólo una com-puerta and de la serieLS lleva, en promedio,10 transistores bipo-lares, 6 diodos y 12resistencias.

Esto quiere decir que, si usamos el mux con ali-mentación de, por ejemplo, VDD = 10 V, lasseñales de entrada pueden ser sinusoides, ondastriangulares, algo tan arbitrario como una señalde voz convertida eléctricamente por un micró-fono, etc.

Entonces, ahora, nuestro mux puede ser usado nosólo como selector de canales de señales digitalessino de señales analógicas.

Un uso interesante para este segundo tipo de señal esel de digitalizar más de una señal analógica con unconversor analógico-digital (generalmente, conocidopor las siglas ADC –Analog-to-Digital Converter–. Paraello, se conecta la salida de nuestro mux a la entradaanalógica de un conversor ADC. Con esto podemosconvertir, primero, una señal analógica proveniente delcanal A y, luego, otra del canal B. Es por esta razón quea este tipo de mux también se lo llama sseelleeccttoorraannaallóóggiiccoo ddee sseeññaalleess.

Como puede observarse, este flip-flop “D”está basado en inversores y compuertas pass-gate. Cada inversor está formado por unPMOS y un NMOS.

Cuando C = “1” lógico, de acuerdo con losniveles de tensión aplicados a los terminalesde Gate en cada uno de los transistores queforman las compuertas de paso, la compuer-ta de la izquierda –que está directamenteconectada a la entrada de datos “D”– se acti-va (se cierra); pero, la otra compuerta de pas,se encuentra inactiva (abierta). De estaforma, nos queda que la salida “/Q”, es lanegación de la entrada “D”, ya que pasa pri-mero por un negador.

En cambio, la salida “Q” es una copia de laentrada, ya que se niega dos veces a laentrada “D”. Este modo se llama de sseegguuii--mmiieennttoo oo sseennssaaddoo ––sseennssee––, ya que la salida“Q” sigue cualquier variación de la entra-da de datos “D”.

Si, ahora, pasamos la entrada “C” a unnivel lógico bajo, la situación de las llavesse invierte. La de la izquierda se abre y lade la derecha se cierra.

Como circuito equivalente nos queda el dedos inversores conectados entre sí forman-do un circuito realimentado. En estascondiciones, la salida “Q” adopta el últimovalor de la entrada “D” que haya tenido uninstante antes de que la entrada de control“C” haya pasado a “0”. Por ejemplo, si elúltimo valor que tenía el inversor superiorantes de pasar “C” de “1” a “0”, ha sido elde “D” = “1”, la salida “/Q” queda en “0” yla salida “Q” en “1”, manteniéndose asíestos valores mientras la entrada “C” sigaen “0”.

Este modo de funcionamiento es derreetteenncciióónn ––hhoolldd––, ya que la salida man-tiene el último valor de la entrada antesdel cambio.

Este modo presenta, entonces, la propie-dad de memorizar un evento de entrada,por lo cual se constituye en un circuito dememoria básico.

8822

Implementación de un flip-flop tipo Ddisparado por nivel

Circuito equivalente,cuando C está en nivel alto

EEjjeemmppllooss ccoommeerrcciiaalleess ddee ddiissppoossiittiivvooss CCMMOOSSsseerriiee CCDD44000000 qquuee ccoonnttiieenneenn ccoommppuueerrttaass ddeeppaassoo.. Vamos a considerar dos ejemplos:

• CD4066B. Cuádruple llave CMOSbilateral.

• CD4051. Multiplexor/demultiplexor de8 entradas (salidas) a 1 salida (entrada).

aa.. CCDD44006666BB.. CCuuááddrruuppllee llllaavvee CCMMOOSS bbiillaatteerraall

Este circuito integrado de 14 pines contiene4 llaves analógicas bidireccionales20, cada unacontrolada por una entrada digital compati-ble con CMOS21.

La disposición de pines del chip es:

El significado de cada pin o pata es:

• SIG A IN/OUT: Entrada/Salida de señal A.• SIG A OUT/IN: Salida/Entrada de señal A.• Control A: Entrada de control de llave

canal A.• SIG B IN/OUT: Entrada/Salida de señal B.• SIG B OUT/IN: Salida/Entrada de señal B.• Control B: Entrada de control de llave

canal B.• SIG C IN/OUT: Entrada/Salida de señal C.• SIG C OUT/IN: Salida/Entrada de señal C.• Control C: Entrada de control de llave

canal C.• SIG D IN/OUT: Entrada/Salida de señal D.• SIG D OUT/IN: Salida/Entrada de señal D.• Control D: Entrada de control de llave

canal D.• VDD: Entrada de tensión de alimentación

positiva.• VSS: Entrada de alimentación de tierra o

masa.

Cada llave tiene tres terminales:

• dos de datos “SIG -letra- IN/OUT” y“SIG -letra-OUT/IN”,

• uno de control del estado de la llave(encendida o apagada) denominado“Control –letra-“.

Sus características sobresalientes son:

• Rango de tensiones de entrada: VSS aVDD.

• Resistencia en encendido (Ron) típicapara VDD = 5 V, Rcarga = 10 kΩ y a 25 ºC:es de 470 Ω.

8833

Circuito equivalente cuando C está en nivel alto

Esquema mostrando la disposición de pines

20Como las llaves pueden utilizarse indistintamente paraque la entrada de señal pueda conectarse a cualquierade sus dos bornes, se dice que son bidireccionales.

21El circuito real de este tipo de chip difiere del presenta-do aquí; pero no lo describimos para no complicardemasiado el desarrollo del tema y porque, en esencia,el principio es el mismo.

• Capacidad de entrada (Cin): 8 pF.• Respuesta en frecuencia a –3 db: 40

MHz.• Frecuencia máxima de señal digital apli-

cable a una entrada de control: 6 MHz.• Tiempo de retardo de propagación típi-

co para VDD = 5 V: 20 ns. • Niveles de tensión de entradas de con-

trol para VDD = 5 V: o Entre 5 V y 3,5 V para interpretar

un “1” lógico. o Entre 0 V y 1 V para interpretar un

“0” lógico.

Cuando se diseña con llllaavveess CCMMOOSS, se debetener cuidado debido a que éstas distan deser llaves ideales.

Las llaves contenidas en el CD4066B, lamen-tablemente, no presentan una resistencianula al estar cerradas sino que ésta tiene unvalor de cientos de ohm y, además, varía conla tensión de entrada, con la temperatura ycon la tensión de alimentación.

En el siguiente gráfico podemos ver cómo esel comportamiento de una llave cerrada (Ron)cuando se varía la tensión de entrada.

Aquí se muestran tres curvas que correspondena diferentes valores de tensión de alimentación–Supply Voltaje “VDD-VSS”–: 5 V, 10 V y 15 V.

Aparecen valores negativos, ya que sepuede conectar por ejemplo a VSS con –5 Vy a VDD con +5 V, dando un total de 10 Ventre VDD y VSS.

De esta manera, a cada llave se le puedeingresar una señal analógica de tensión picoa pico entre +5 V y –5 V.

Del gráfico se puede notar que la variación dela resistencia de una llave, cuando está cerra-da, es menor cuanto mayor es la tensiónentre VDD y VSS.

• Para 5 V, varía entre 220 Ω y 490 Ωaproximadamente.

• Para 10 V, entre 140 Ω y 180 Ω.• Para 15 V, entre 100 Ω y 120 Ω.

Otro factor que hace variar a la resistencia delas llaves es la temperatura.

El gráfico corresponde al caso de tensiónde alimentación VDD – VSS = 5 V. A mayortemperatura, mayor es el valor absolutode la resistencia en encendido de cadallave.

8844

Por llllaavvee iiddeeaall se entiende aquella que tiene:• Resistencia nula cuando está cerrada, e

independiente de la tensión de entrada yde alimentación (Ron = 0 Ω).

• Resistencia infinita cuando está abierta(Roff = ).

• Respuesta en frecuencia infinita (capaci-dad asociada con la llave nula).

Evolución de la resistencia en encendido deuna llave del CD4066B

Cuando se usa una llave de este tipo paraconectar o no una señal a una carga, debe-mos pensar que, en realidad, al encender lallave estamos interponiendo –entre la fuentede señal y dicha carga– una resistencia Ron

que es variable con la tensión de entrada.

Además, entre la fuente de señal y la carga seforma en principio un divisor resistivo.Cuanto menor sea el valor de la resistencia decarga RL mayor será el efecto que tenga lavariación de la Ron de la llave.

A esto hay que sumarle el efecto que tiene laresistencia que suele presentar la fuente deseñal (resistencia interna Rs).

Con una resistencia de carga de 100 Ω, lasalida dista mucho de seguir fielmente a laentrada. En cambio, cuando RL es de 100 kΩ,la curva es bastante lineal. Esto se debe aque, al ser RL grande, las variaciones de Ronpasan desapercibidas en el divisor resistivoque se formó. En cambio, si RL es de 100 Ω,la resistencia Ron puede variar –comovimos– entre 220 Ω a 490 Ω, con lo cual latensión de salida de la llave variará no sólocon la tensión de entrada sino con la varia-ción de la resistencia de encendido de lapropia llave.

8855

Variación de Ron con la tensión de entrada paradiferentes valores de temperatura ambiente

Función de transferencia “tensión de salidaversus tensión de entrada” de la llave,cuando se carga con una resistencia RL

Circuito eléctrico formado por la fuente (batería con suresistencia interna RS), la llave cerrada y la carga RL

Circuito equivalente, para el casode la llave cerrada

En esta figura se puede apreciar que el divi-sor resistivo está formado por la serie RS

(resistencia interna de la fuente; en este caso,una batería), Ron (resistencia de la llaveCMOS) y RL (resistencia de carga).

Idealmente, para un valor dado de RL en losbornes de la carga quisiéramos tener lamisma tensión de la fuente VS. Por lo tanto,RS y Ron deberían ser nulas. Pero, como no loson, al menos habría que garantizar que seanconstantes; así, la tensión en RL siempreseguiría las variaciones de VS.

Como hemos analizado, para un valor dado dela tensión de alimentación del chip (VDD – VSS)y de temperatura de trabajo, aún Ron varía con latensión de entrada. Y, si Ron varía, también varia-rá la corriente del circuito; y, por lo tanto,también la caída de tensión sobre la carga.

Para que esta variación en la carga tenga elmenor efecto posible, la variación de Ron

debería ser pequeña en relación con elvalor de RL; es decir, digamos, RL 10 vecessuperior a la máxima variación de Ron. Porejemplo, si alimentamos con VDD = 10 V, lavariación de Ron es de unos 40 Ω. Conuna carga de 4 kΩ, dichas variaciones serí-an pequeñas.

bb.. CCDD44005511.. MMuullttiipplleexxoorr//ddeemmuullttiipplleexxoorr ddee 88eennttrraaddaass ((ssaalliiddaass)) aa 11 ssaalliiddaa ((eennttrraaddaa))

Este circuito está basado, también, en el usode compuertas de paso para implementar unmultiplexor de 8 entradas y 1 salida, o undemultiplexor de 1 entrada y 8 salidas,dependiendo por dónde se inyecte la o lasseñales de entrada.

8866

Esquema circuital del mux/demux 8:1-1:8

Se pueden apreciar los siguientes componentes:

• Logic Level Conversion –conversión denivel lógico–. Tiene 4 entradas digitales.Tres de ellas (A, B y C) son para selec-cionar cuál de las 8 llaves estará cerrada.La restante (INH) funciona como habi-litación; es decir, puede abrir todas lasllaves permanentemente.

• Binary to 1 of 8 decoder with inhibit–decodificador binario 1 de 8 con inhi-bidor–. Este bloque es un decodificadorde formato binario a formato 1 a 8.Tiene 4 entradas (tres de datos y una dehabilitación) y 8 salidas, cada unaconectada al circuito de compuertas delos transistores que forman cada una delas compuertas de paso TG que funcio-nan como llaves. Cada una de las 8combinaciones binarias posibles de for-mar con las entradas A, B y C, activa

una llave, y las demás quedan en circui-to abierto.

• TG –compuerta de paso–. Funcionacomo llave bidireccional.

• Channel In/Out –canal de entrada/sali-da–. Terminal de entrada o salida, segúnse quiera utilizar como multiplexor odemultiplexor.

• A, B, C y D. Entradas digitales de selec-ción de canal.

• INH –inhibidor–. Entrada digital deinhibición de canales.

• VDD. Entrada de tensión de alimenta-ción digital y analógica.

• VSS. Entrada de tensión de alimentacióndigital.

• VEE: Entrada de tensión de alimentaciónanalógica.

La tabla de verdad que describe el funciona-miento del CD4051B:

Cuando la entrada Inhibit está en “1” lógico, nin-guna llave funciona (llave seleccionada: ninguna–none-) y la salida en el modo multiplexor o las

salidas en el modo demultiplexor estarán des-vinculadas de las entradas o de la entrada,respectivamente.

8877

El problema de descargas electroestáticas(comúnmente denominado ESD) fue muyserio en los primeros dispositivos CMOS. Poresto, los fabricantes tuvieron que tomarmedidas a fin de que no se dañaran los cir-cuitos integrados.

Sabemos que una persona se puede convertiren un acumulador cargado de un alto poten-cial electroestático al caminar, por ejemplo,

sobre una alfombra en un día de muy bajahumedad ambiente, pudiendo generarse ten-siones tan altas como 12.000 V. Lo mismosucede con varios tipos de materiales, en espe-cial con los plásticos: rozar los terminales deun chip CMOS puede generar tensiones de,

Precauciones en el uso de dispositivos CMOS

Si Inhibit lo permite (estado lógico en “0”), sólouna de las 8 llaves se puede cerrar, dependien-

do del código binario dado por la combinaciónde las entradas A, B y C.

Cuando las exigencias de estabilidad de la salidadel mux con la tensión de entrada son muygrandes (según lo analizado con la llaveCD4066), suele interponerse un amplificadoroperacional entre la salida del mux y el conver-sor ADC; éste funciona como buffer (aisladorde señal), a fin de que la impedancia de entradadel conversor no cargue la salida del mux22.

8888

Se tiene una estación meteorológica con diferentestipos de sensores que dan una señal analógica detensión en función de diversas magnitudes físicas–presión atmosférica, temperatura, velocidad delviento, etc.

Se quiere digitalizar esas señales, a fin de almace-narlas en una memoria.

Como, en general, los conversores analógico-digi-tales tienen sólo una entrada, se emplea unmultiplexor para poder realizar la tarea requeridade adquirir de a una señal por vez.

Veamos una respuesta para este problema.

La siguiente figura muestra una aplicación típica deeste chip usado como multiplexor analógico, paraseleccionar diferentes fuentes de señales a serdigitalizadas por un conversor analógico-digital.

Conexionado entre un CD4051 usadocomo mux y un conversor analógico-digital

22Recordamos que un amplificador operacional conectadocomo buffer presenta una impedancia muy alta a suentrada (en este caso, el mux) y, por otro lado, unaimpedancia muy baja a su salida (en este caso, del ladode la entrada del ADC).

por ejemplo, hasta500 V. Mientras latensión mínima dedaño en un chipCMOS es de 250V, en uno de tec-nología TTL dichovalor asciende a1.000 V.

Hoy, los chips suelen venir protegidos condiodos internos que limitan las posiblescorrientes que se puedan generar al aplicaruna carga estática de gran valor de tensión.

Aquí se puede notar cómo la entrada de estedispositivo –por ejemplo, puede ser un inver-sor– tiene los diodos denominados D1, D2 yD3, y la resistencia R1 –generalmente, de 200Ω– para limitar la tensión y la corriente eléctri-ca que pudieran generarse en caso de que se leaplique accidentalmente una alta tensión deentrada (por ejemplo, varios cientos de volt através de una descarga ESD).

El diodo cercano a la entrada (D3) es una pri-mera barrera, mientras que los otros diodosprotegen directamente a la compuerta, limi-tando la tensión a no más de 0,6 V porencima de la VDD o 0,6 V por debajo de la detierra VSS. Los diodos D4 y D5 son intrínse-cos del chip, provienen del proceso de

fabricación; el resto se debe agregar al diseñodel circuito.

Los diodos restantes a la derecha son paraproteger la salida ante una aplicación acci-dental de ESD en el pin correspondiente. Porúltimo, D6 protege contra una tensión inver-sa en la fuente.

Si bien las tensiones de alimentación de uncircuito integrado digital CMOS de la serie4000 pueden variar desde los 3 V hasta los18 V, los manuales recomiendan no superarlos 15 V. Esto es para asegurarse que no vayaa producirse la destrucción del chip.

Si se está trabajando a una tensión de alimenta-ción elevada (por ejemplo, 18 V) existe laposibilidad de que en ambientes ruidosos eléc-tricamente, se sume a ella una señal de tensiónextra (el caso de ruidos eléctricos inducidos poracoplamiento inductivo) que puede generar elefecto denominado tiristor o latch-up –encendi-do–. Este mecanismo ocasiona que, porejemplo, la entrada afectada haga un cortocir-cuito con la tierra (terminal VSS), dañándola enforma permanente.

Una manera práctica de evitar incrementos detensión en la fuente de alimentación es la deproteger externamente a los chips con elsiguiente circuito basado en un diodo zener:

8899

Estos valores son esti-mativos y variablessegún la condición dehumedad ambiente (unclima seco es más pro-clive a que se generendescargas mucho máselevadas).

Circuitos de protección con diodos enentradas y salidas, de un dispositivo CMOS

Las dos formas de evitar este tipo de proble-mas son:

• Trabajar con tensiones de alimentaciónque no superen los 15 V.

• Asegurarse que las entradas nuncaexcedan al valor de la tensión de ali-mentación.

• VDD es la tensión que se debe conectar alos circuitos integrados.

• Vcc es la tensión que, generalmente,proviene de un regulador de tensión(por ejemplo, el integrado LM7805T).

La resistencia R se dimensiona adecuada-mente a fin que pueda suministrar corrientea los circuitos integrados; lo mismo sucedecon el diodo zener, que debe encargarse deregular la tensión de entrada VDD.

Dependiendo del consumo total que se nece-site en todo el circuito digital y el diodozener seleccionado, se debe calcular el valorde la resistencia R, teniendo en cuenta que la

corriente ICC que circulará por ella debe ser lasuma entre las corrientes IZ e IDD.

Por ejemplo, si suponemos que la tensión deentrada de alimentación VCC es de 20 V, lacorriente máxima de consumo por los circui-tos integrados y del diodo zener es igual a 5mA y 1 mA, respectivamente, entonces:

R = (VCC – VDD)/(IDD + IZ)R = (20 V – 15 V)/(5 mA + 1 mA) R = 5 V/6 mA R = 834 ohm

Entonces, adoptamos un valor comercial cer-cano R = 820 ohm.

Este procedimiento puede repetirse tambiénen las entradas de circuitos CMOS.

Lo que es necesario tener presente es que sepuede utilizar, en principio, en aquellas apli-caciones donde las entradas varíen a unavelocidad relativamente lenta; es decir, dehasta algunas decenas de kHz, a fin de que eldiodo zener pueda seguir trabajando enforma correcta ante los cambios en el nivel detensión de la respectiva entrada.

9900

Circuito de protección contra latch-upen la tensión de alimentación

• Los dispositivos CMOS suelen emba-larse dentro de sobres, vainas dematerial antiestático o insertando susterminales en espuma conductora.Para retirarlos, tengamos la precau-ción de no tocar los pines con losdedos.

• Cuando los retiramos, deben colocar-

se sobre una superficie metálica conlos terminales haciendo contactosobre ella. Nunca ubicamos un circui-to integrado sobre material depoliestireno o plástico.

• Todas las herramientas e instrumentalde prueba están conectados a una tierracomún.

Reglas para la manipulación de circuitos integrados CMOS

• Es recomendable que el operadortenga una pulsera antiestática conecta-da en su muñeca y haciendo contacto auna tierra eléctrica a través de unaresistencia de alto valor, a fin de prote-gerse ante un posible shock eléctricoen caso de que la tierra no esté perfec-tamente aislada de la tensión dealimentación domiciliaria (debido afugas, conexión errónea, etc.).

• No insertamos dispositivos CMOS enun circuito impreso que tenga conecta-da la tensión de alimentación.

• En caso de querer retirar un chip CMOSde un impreso, nos aseguramos que latensión de alimentación sea nula.Consideremos que algunas fuentes dealimentación tienen capacitores de fil-trado de muy alto valor, por lo quedespués de retirar la tensión de alimen-tación pueden tardar varios segundosen descargarse.

• Todas las entradas de dispositivosCMOS (salvo especificación contrariapor el fabricante) deben conectarse aalgún nivel de tensión adecuado VDD o

VSS. Dejar terminales flotantes puedehacer que adquieran carga electrostáticao que tomen por ruido inducido valoresde tensión que hagan que el circuitofuncione indebidamente.

• Los circuitos impresos con componen-tes CMOS que debamos guardar van atener las entradas y salidas conectadascon resistencias de alto valor a algúnterminal de alimentación (VDD p VSS).

9911

Pulsera antiestática conectada a la placa de trabajo

Va a resultar útil que sus alumnosbusquen por Internet y en manuales loscircuitos CMOS que tienen las siguientescaracterísticas:

a.Entradas con disparador de Schmitt.b.Salida con tercer estado.

También, que comparen las especifica-ciones que dan diversos fabricantes(Fairchild , Motorola, National, etc.).

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..1100

9922

Proponga a los estudiantes analizar elcircuito del dispositivo CD4502B para

entender cómo funciona el control detercer estado y la entrada Strobe.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..1111

Circuito del CD4052B

Los jóvenes pueden obtener la tabla de verdad del dispositivo y deducir cómo funciona.

Propóngales implementar una compuertanand y una nor que tengan salida de ter-

cer estado, usando los conceptos vistosen el caso del inversor.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..1122

Supongamos que: Se necesita medirseñales desde un circuito digital a otroque están implementando los alumnos,para lo cual es necesario interconec-tarlos con un cable trenzado o coáxil;porque, se debe minimizar el riesgo deque un ruido electromagnético seinduzca en él y genere errores en laaplicación.

Para resolver estar situación, los alumnosproponen armar un circuito de prueba parael chip CD4093, por lo que comienzancaracterizándolo; sus tareas consisten en:

a.Levantar la curva “tensión de salidaversus tensión de entrada” aplicandouna tensión variable desde VSS (0 V)hasta VDD y, luego, bajando desde VDD

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..1133

9933

Sus alumnos pueden ensayar el circuitointegrado CD40106 (séxtuple inversor conentrada Schmitt Trigger) para resolver elmismo proyecto que con el CD4093; pero,ahora, empleando un inversor en lugar deuna compuerta nand.

a.Según la hoja de datos del inversorCDCD40106, dimensionar los valores de Ry C para que con 10 V de tensión de ali-mentación se pueda generar unoscilador con una frecuencia de 100 kHz.

b.Implementarlo en una plaquetade pruebas.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..1155

Plantee a su grupo de alumnos:

a.Basándose en el circuito del osciladorR-C implementado con un CD4093, conla ecuación que vincula la frecuenciade oscilación y parámetros internos yexternos de la compuerta, dimensionarlos valores de R y C para que con 10 Vde tensión de alimentación se puedagenerar una frecuencia de 100 kHz.

b.Implementarlo en una plaqueta de

pruebas tipo Protoboard oExperimentor.

c.Reemplazar la resistencia por unpotenciómetro23 y observar en unosciloscopio cómo varía la frecuenciade oscilación.

d.Desarrollar la misma tarea que en c., uti-lizando un capacitor variable –trimmer–.

e.Realizar pruebas de medición de la fre-cuencia de oscilación, variando la tensiónde alimentación a 5 V y 15 V.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..1144

hasta VSS (0 V), nuevamente. Para ello,deben ir variando la tensión en pasosde a 100 mV. El objetivo es quereconozcan el efecto de histéresis quetiene este tipo de entrada.

b.Inyectar una onda sinusoidal con valormedio igual a, aproximadamente, VDD/2

y tensión pico a pico inferior a VDD. Conel osciloscopio. analizar las formas deonda, tanto de la entrada como de lasalida. El objetivo es que observencómo pueden conformar una señal queno es cuadrada en otra que es digital.

23Le recomendamos poner una resistencia en serie con elpotenciómetro, a fin de limitar la corriente que circulará

por la salida del integrado. Ésta debe ser de, al menos,10 kΩ, para 10 V de tensión de alimentación.

9944

También pueden encarar el ensayo de lasllaves analógicas CMOS del chip CD4066.

a.Comprobar que una compuerta de estetipo puede ser empleada como llave

electrónica de señales analógicascomandadas con una entrada digital.

b.Estudiando las hojas de datos, analizarel circuito que se obtiene.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..1166

Dado el chip CD4066 (séxtuple llave bidi-reccional CMOS):

a.Comprobar experimentalmente cómofunciona como llave digital.

b.Lo mismo, pero inyectando señales

analógicas.c.Analizar la dependencia de la resisten-

cia Ron con la tensión de entrada. Paraello, medir la corriente de salida concarga y levantar la curva Ventrada vsIsalida.24

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..1188

Usted puede plantear a los jóvenes elproblema de interconectar la salida de uncircuito CMOS a otro de tecnología TTL,donde el CMOS no tenga suficientecorriente para soportar esa entrada TTL. Eneste caso, se pueden usar el buffer inversoro no inversor, ya que estos buffers sirvenpara aquellos casos donde se requieramayor capacidad de corriente de la que lascompuertas normales pueden ofrecer.

Dado el buffer inversor CD4049 y el bufferno inversor CD4050:

a.Obtener experimentalmente sus fun-ciones de transferencia.

b.De las hojas de datos, obtener los valo-res de tiempos de retardo depropagación.

c.Analizar por qué razón el CD4050 tieneuna velocidad de respuesta igual a lamitad que la del CD4049.

d.A partir del análisis de las hojas dedatos, precisar cómo pueden serusados estos dispositivos pararealizar la adaptación de lógicaCMOS a TTL.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..1177

24Si la Ron fuera constante, debería dar una línea recta.

9955

Dado el chip CD4052 (doble multiplexor-demultiplexor analógico de 4entradas-salidas y 1 salida-entradacada uno):

a.Comprobar experimentalmente su fun-cionamiento como mux y demux digital.

b.Lo mismo pero empleando señalesanalógicas.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 22..1199

d.Comprobar la dependencia de la ten-sión de salida con la tensión deentrada para diferentes valores deresistencia de carga.

e.Comprobar la variación de la resisten-cia Ron con diferentes valores de

tensión de alimentación (VDD – VSS).f. Utilizar una de las llaves para implemen-

tar otro dispositivo con salida Tri-statejunto con una compuerta CMOS.

g.Comprobar la bilateralidad de lasllaves CMOS.

9966

MIGRACIÓN DE LA TECNOLOGÍA TTLHACIA CMOS

3.

Vamos a presentarle otra tecnología de cir-cuitos integrados digitales; es la denominadaTTL – Transistor-Transistor Logic; lógica tran-sistor-transistor –.

Al acercarle sus lineamientos básicos, nues-tros propósitos son permitirle:

• Comparar esta familia y la CMOS, a finde seleccionar apropiadamente una uotra tecnología, según las especificacio-nes del diseño.

• Entender los cambios de los dispositi-vos CMOS de alta velocidad (serie74HC/HCT y 74AC/ACT) que se utili-zan en la actualidad.

• Realizar interfases entre este tipo delógica y todas las series CMOS(CD4000 y de alta velocidad).

Inicialmente, la lógica TTL es la que predo-mina desde mediados de la década del ´60;pero, al aparecer la tecnología CMOS sesuma una nueva alternativa para el diseño delógica digital. Porque, desde un comienzo,CMOS presenta ventajas sobre TTL: mayormargen de ruido y cargabilidad, y menorconsumo, aún cuando su principal proble-ma es el de la velocidad.

Al surgir CMOS, TTL ya está impuesta en elmercado internacional y la migración hacia

otra tecnología hubiera resultado algo muycostoso de afrontar; por otra parte, haciafines de los ´70, los avances en informáticarequieren cada vez mayor velocidad.

Texas Instruments es una de las primerasempresas en diseñar y en lanzar al mercado lalógica TTL –lógica transistor-transistor–,basada en el empleo de transistores bipola-res, generalmente del tipo NPN, que trabajansólo a corte o a saturación.

Esta primera familia lógica, denominadaTTTTLL eessttáánnddaarr es empleada desde 1965hasta 1985, año en el que se la reemplazapor versiones mejoradas que permitenconseguir dispositivos cada vez de menorconsumo de potencia y de mayor veloci-dad de respuesta.

Esta evolución da lugar a una serie de sub-familias, basadas siempre en el conceptoTTL. De entre ellas, la que aún se utiliza esla subfamilia TTL Low Power Schottky–Schottky de bajo consumo–. Su nombre,Schottky, es el del inventor del diodo quesirve como base para construir los transis-tores cuya principal característica es la depoder saturarlos, de tal forma que sea rela-tivamente rápido llevarlos otra vez al corte;con su introducción en los circuitos inte-grados se gana en velocidad de respuesta.

Familia lógica CMOS y tecnología TTL

Es así como han prevalecido las subfamiliasLS –Low Power Schottky; Schottky de bajoconsumo–, ALS –Advanced Power Schottky;Schottky de bajo consumo mejorada– yFAST –Fast Low Power Schottky; Schottky debajo consumo rápida–.

CCoommppuueerrttaass TTTTLL eessttáánnddaarr.. Las compuertasTTL estándar (excepto algunas que se emple-an en casos especiales) tienen una salidadenominada Totem-Pole –pilar totémico–, enalusión a las figuras nativas de los indígenasamericanos que incluyen figuras de ídolos odioses, una arriba de la otra.

Totem-Pole se usa para simbolizar que, en laetapa de salida, se emplean transistores quese apilan uno sobre otro; es decir, se hace unacascada entre los +5 V de alimentación y elterminal de masa o 0 V –Ground–.

Otra denominación que tiene esta salida es lade Pull-Up activo –tirar para arriba- que serefiere a la parte del circuito de la salida queayuda a poner la salida a +5 V; la calificaciónde activo se debe a que el elemento que loconsigue es un transistor, en este caso.

Este inversor tiene tres etapas bien definidas:

• Etapa de entrada: Formada por Q1 yR1, encargada de presentar a la fuentede señal una alta impedancia de entra-da, a fin de no cargarla demasiado y de,además, lograr inyectar una grancorriente a la etapa siguiente, a fin depoder llevarla al corte o a la saturaciónrápidamente.

• Etapa excitadora: Formada por Q2 ypor las resistencias R2 y R3, tiene pormisión excitar a la etapa siguiente quees la de salida. Como la base de Q3 estáconectada al emisor de Q2 y la base deQ4 está conectada al colector de Q2, selogra que sólo uno esté en conducciónpor vez, dependiendo que Q2 esté cor-tado o saturado.

• Etapa de salida: Formada por los tran-sistores Q3, Q4, Rc y el diodo D1, estaetapa tiene por finalidad lograr cargar ydescargar en forma rápida a las capaci-dades que se presentan a su salida.

La salida funciona de tal manera que, cuandoQ3 está saturado, Q4 está cortado, lo que daun “0” lógico a la salida. A la inversa, cuandoQ4 está saturado, Q3 está cortado, con locual tenemos un “1” lógico a la salida.

Para poder polarizar a estos dos transisto-res de manera opuesta, se emplea eltransistor Q2.

CCoommppuueerrttaa nnaanndd.. Para generar una funciónnand se debe cumplir que la salida tome elnivel “0” lógico solamente cuando todas lasentradas estén en nivel lógico “1” y sólo vayaal nivel “1” lógico cuando al menos una delas entradas tenga un nivel lógico de “0”.

9977

Inversor TTL estándarcon salida Totem-Pole

Una compuerta nand puede ser fabricadamuy fácilmente sobre la base del inversorque hemos analizado.

Como se puede observar, en este caso Q1 tienedos emisores en los que se conecta cada una delas entradas. Por tal motivo, este circuito funcionacomo una compuerta; es una nand de 2 entradas.

Un transistor multiemisor es un transistor quetiene múltiples junturas base-emisor. Varios emi-sores de canal N se difunden en una misma zonade canal P que constituye la base del transistor.

En la figura se representa un transistor multiemi-

sor de 3 entradas de emisor, Ea, Eb y Ec. La parteoscura representa el área de la base mientras quelas partes claras –dentro de la zona de la base–están formadas por cada uno de los emisores.

Volvamos al circuito de la compuerta nand:Cuando ambas entradas están a un nivel lógi-co alto, permiten que Q1 se polarice en formainversa25. De esta manera, se consigue saturara Q2 y Q3, mientras que se corta a Q4.

Si una de las entradas está a un nivel lógicobajo (por ejemplo, a 0,2 V), basta para queesa juntura base-emisora haga que el transis-tor Q1 se polarice en directa y, de estamanera, corte a Q2, Q3 pasando la salida aun nivel alto de tensión.

Esto significa que, de las cuatro combinacio-nes posibles que podemos formar con lasentradas en alto y bajo, tres de ellas producenque la salida vaya a un estado alto. Éstas soncuando una sola o ambas entradas están enun nivel bajo de entrada. Sólo cuando ambasestán en alto, la salida puede ir a nivel bajo.

Esto confirma que este circuito funcionacomo una nand.

Para implementar compuertas nand de másentradas, sólo es necesario agregar más jun-turas en el diseño del transistor Q1.

CCoommppuueerrttaa nnoorr.. Un circuito que implementela función nor debe ser tal que su salida sea“0” lógico, toda vez que haya al menos unade sus entradas a nivel lógico “1”; y sólo esta-rá en “1” lógico cuando todas sus entradasestén a nivel “0” lógico.

9988

Compuerta nand TTL

Vista esquemática de un transistor NPN de 3 emisores 25De la misma manera que explicamos en el análisis delinversor TTL.

Cada una de las entradas a este circuito (A y B)se conecta a través del emisor de un transistorNPN (Q1a y Q1b). Cada uno de ellos está pola-rizado por una resistencia de base (R1a y R1b).

Luego, el colector de cada transistor se une ala base de otro transistor (Q2a y Q2b)26.

La figura muestra una simetría en el diseñoen la que se han incluido dos etapas deentrada similares a las de un inversor.

Cada circuito de entrada formado por Q1a yQ2a, por un lado, y Q1b y Q2b, por el otro,contribuye a cortar o a hacer conducir a Q3,o lo opuesto con Q4.

Como se trata de dos circuitos en paralelo,cualquiera de las entradas puede hacer queQ3 se sature y que Q4 se corte, si dichaentrada se lleva a un nivel lógico alto.

La única forma de que Q3 se puede dejar

cortado es en el caso que ambas entradasestén a nivel lógico bajo. En esta condición,ninguna de ellas excita a sus transistores Q2ao Q2b, con lo cual no hay tensión para hacerentrar en conducción a Q3.

De lo expuesto concluimos que esta configu-ración funciona como una compuerta nor de2 entradas.

IImmpplleemmeennttaacciióónn ddee oottrraass ffuunncciioonneess llóóggiiccaass..Para obtener otros tipos de compuertas–una and o una or–, se debe agregar uninversor a los circuitos nand y nor, respec-tivamente.

Basados, fundamentalmente, en los diseñosvistos de las compuertas nand, and e inver-sor, se desarrolla el resto de las compuertasque existen en el mercado, tales como and,or, or-exclusivo, nor-exclusivo.

A su vez, sobre labase de todos ellos,se construyen dis-positivos máscomplejos: por unlado, circuitosc o m b i n a t o r i o scomo decodifica-dores BCD a 7segmentos, multi-plexores, etc.; por el otro, circuitos secuencialescomo flip-flops, contadores, registros de des-plazamientos, etc.

Según las hojas de datos de la mayoría de losfabricantes de lógica –Motorola (ahora ON-SEMI), National Semiconductors (ahoraFairchild), Philips, Texas Instruments, SGSThomson, etc.–, los circuitos integrados de la

9999

Compuerta TTL nor de 2 entradascon salida Totem-Pole

26Ayuda recordar lo que ocurre en familias DTL –basadas enla lógica diodo-transistor–; en ellas, una forma de imple-mentar una compuerta nor es la de poner 2 transistores enparalelo, como en este caso lo hacen Q2a y Q2b (Noriega,Sergio. 2005. Familia TTL –lógica transistor-transistor–.Instituto Nacional de Educación tecnológica. Buenos Aires.wwwwww..iinneett..eedduu..aarr. Serie “Recursos didácticos”).

Debido, fundamental-mente, a un problemade disipación depotencia de cualquiercompuerta TTL, estálimitado el número quese implementa porcada chip.

familia TTL vienen dispuestos por función;es decir; en un chip suelen tenerse variascompuertas del mismo tipo.

Como generalización, cada chip se identificacomo perteneciente a la familia lógica TTLestándar por las siglas 74XX o 54XX. En ellas:

• 74 indica que se trata de un chip TTLestándar de uso comercial,

• 54 lo mismo pero de uso militar,• XX corresponden a números que designan

el tipo de función que realiza dicho chip.

Por ejemplo:

7400. Formado por 4 nand de 2 entradascada una.

7402. Formado por 4 nor de 2 entradascada una.

7404. Formado por 6 inversores.7408. Formado por 4 and de 2 entradas

cada una.7430. Formado por 1 nand de 8 entradas.7432. Formado por 4 or de 2 entradas

cada una. 7447. Formado por un decodificador BCD

a 7 segmentos.7473. Formado por 2 flip-flops tipo “JK”.7474. Formado por 2 flip-flops tipo “D”.7494. Formado por 2 registros de despla-

zamiento de 4 bits cada uno. 74138. Formado por 1 decodificador/

multiplexor 8:1.74161. Formado por un contador sincró-

nico binario de 4 bits.

Estos chips son, en general, de no más de 20pines y se alimentan con una tensión de ali-mentación de +5 V con una tolerancia desólo el +/- 5 % de fluctuación permitida.

Generalmente, vienen con encapsulado tipoDIP –Dual In-Line; doble línea–, con separa-ciones de fracción de pulgadas (300milésimas de pulgadas o, como se identificaen los programas de diseño de circuitosimpresos, de 300 mils).

FFuunncciióónn ddee ttrraannssffeerreenncciiaa ddee ccoommppuueerrttaassTTTTLL.. Hemos mencionado que la compuertaideal debería tener un margen de ruido de–en el mejor de los casos– el 50 % de la ten-sión de excursión de la salida.

Vimos, por ejemplo, que para el caso de uninversor debemos tener una función detransferencia; es decir, la curva de la tensiónde salida en función de la de entrada.

En el caso de TTL, la curva dista bastante dela ideal.

La siguiente figura muestra una aproxima-ción a la curva verdadera; en ella se puedeapreciar que está formada por trazos de rec-tas de diferente pendiente.

Las conclusiones son las siguientes:

• El nivel en alto en vacío (sin cargar alinversor) es de, aproximadamente, 3,7 V,en lugar de 5 V.

• El nivel en bajo en vacío (sin cargar alinversor) es de, aproximadamente, 0,2 V.

Existe una zona de transición del nivel alto albajo que abarca desde los 0,55 V a los 1,35 Vde la tensión de entrada.

Algo importante de destacar respecto delanálisis de esta curva es que, para que se

110000

pueda garantizar que la salida del inversorsea de alrededor de 3,7 V en el estado alto, latensión de entrada no debe ser mayor a los0,55 V.

Por el otro lado, para que la tensión de salidase mantenga en valores de alrededor de los0,32 V en el estado bajo, la tensión en laentrada no debe bajar de los 1,35 V.

Debido a que en los procesos de fabricación delos chips existen siempre dispersiones en losvalores de los parámetros –tales como de ten-sión y corriente–, los fabricantes suelen darvalores típicos con una cierta tolerancia. Porejemplo, especifican que el consumo de un cir-cuito integrado es de 12 mA con una toleranciade +/- 1 mA o, a veces, directamente indican unvalor típico (12 mA), un valor mínimo (11 mA)y otro máximo (13 mA). El usuario deberá sabercual de todos utilizar.

En lo relacionado con la función de transfe-rencia, para el caso del inversor –porejemplo, para el integrado 7404 que tiene 6inversores–, el fabricante nos asegura que:

• mientras la tensión de entrada nosupere los 0,8 V (varíe entre 0 V y 0,8V), el circuito del inversor reconoceesos niveles de tensión como un “0”lógico;

• si la tensión de entrada tiene valoresentre los 5 V y los 2,0 V, el circuito delinversor reconoce esos niveles de ten-sión como un “1” lógico.

Esto es válido para cualquier otro tipo decompuerta, ya sea and, nand o cualquierentrada TTL de todo dispositivo, ya sea unaentrada de datos de un decodificador o laentrada de reloj de un contador binario.

CCaarrggaabbiilliiddaadd oo ccaappaacciiddaadd ddee ccaarrggaa ––FFaannOOuutt––.. El número de cargas que se puedeconectar a una salida TTL dada, ya sea ennivel lógico alto o bajo, tiene un límite.Este límite está relacionado con la consi-deración de que esa salida debe aportar losniveles de tensión que garanticen quecualquier compuerta que quiera conectar-se a ella podrá interpretar correctamentelos niveles lógicos “0” y “1” que la salidaquiere imponer. Dicho de otra manera: Lasentradas que se conecten a una salida dadadeben recibir de ésta, niveles de tensióncompatibles con los que dichas entradasentiendan por un nivel alto o bajo.

Así, los fabricantes de integrados TTL especi-fican los niveles de tensión de salidapermitidos para valores máximos de corriente.Es decir, por ejemplo, especifican que si no seexcede de cierto valor de corriente de salida(digamos, 16 mA) en el estado bajo, se garan-tiza que cualquier salida TTL no superaránunca los 0,4 V de tensión. Por el otro lado,

110011

Función de transferenciade un inversor TTL estándar

especifican que si no se excede de cierto valorde corriente de salida (digamos, 400 µA) en elestado alto, se garantiza que toda salida TTL nobajará nunca los 2,4 V de tensión.

Con estos datos y los considerados al analizarla función de transferencia de un inversor,podemos concluir que:

• Se garantiza que una salida TTL enestado bajo nunca tendrá valores detensión superiores a los 0,8 V, mien-tras la corriente no supere laespecificada en las hojas de datospara ese nivel lógico.

• Se garantiza que una salida TTL enestado alto nunca tendrá valores detensión inferiores a los 2,4 V, mien-tras la corriente no supere laespecificada en las hojas de datospara ese nivel lógico.

• Se garantiza que una entrada TTL enestado bajo, interpretará dicho nivellógico, mientras la tensión a su entradano supere los 0,8 V.

• Se garantiza que una entrada TTL enestado alto, interpretará dicho nivellógico, mientras la tensión a su entradano sea inferior los 2,0 V.

En este caso, se dice que una compuerta TTLtiene un Fan-Out –capacidad de carga a lasalida– de 10.

Este parámetro es importante; en especial, cuan-do se necesita conectar dispositivos TTL con

otros de diferentetecnología, como elcaso de CMOS dela serie CD4000 ode la HE4000. LosCMOS tienen pocacapacidad de cargapara soportar entradas TTL; suelen no soportarmás de 2 cargas TTL en paralelo.

Otro punto importante que se desprende delanálisis que hemos hecho de las corrientes quecirculan por un inversor TTL –extendido alresto de las compuertas– es que, en CMOS, elconsumo es considerablemente más bajo, lo quelo hace interesante en aplicaciones portátiles.

IInnmmuunniiddaadd aall rruuiiddoo ddee uunnaa ccoommppuueerrttaa TTTTLL..La siguiente figura hace un resumen de losniveles de tensión admisibles y prohibidoentre una salida TTL y las entradas que esténconectadas a ella.

110022

Como conclusión: Una salida TTL no se puedecargar con más de 10 entradas TTL de lamisma clase (de la misma subfamilia).

En unas páginas más,consideramos exhaus-tivamente esta com-paración entre tec-nologías CMOS y TTL.

Representación gráfica de valores de tensiónadmisibles y prohibidos en lógica TTL

De aquí se desprende que existen bandas defuncionamiento tanto para el nivel lógico altocomo para el bajo:

• La zona 1 corresponde a los niveles detensión donde la salida puede excursio-nar para que imponga un “1” lógico.

• La zona 5 corresponde a los niveles detensión donde la salida puede excursio-nar para que imponga un “0” lógico.

• La zona 2 corresponde al margen queexiste entre los niveles de tensión lími-tes impuestos por las especificacionesde la salida y las entradas que se conec-ten a ella, para que dichas entradassigan interpretando un “1” lógico. Estazona define el margen de ruido queexiste en el nivel alto y es de 0,4 V.

• La zona 4 corresponde al margen queexiste entre los niveles de tensión lími-tes impuestos por las especificacionesde la salida y las entradas que se conec-ten a ella, para que estas entradas siganinterpretando un “0” lógico. Esta zonadefine el margen de ruido que existe enel nivel bajo y es de 0,4 V.

Cada uno de estos márgenes de ruido define elrango de tensiones que una entrada puedetolerar aún para que se llegue al límite, encuanto a la interpretación de lo que es un “1”o un “0” lógico. Por ejemplo, en el estado alto,si la salida de una compuerta se conecta amuchas compuertas de tal forma que su nivelde tensión sea de 2,4 V (el límite garantizadopor el fabricante), cada una de esas entradas(que admiten una tensión tan baja como 2,0 V)todavía puede tolerar una caída de tensión de0,4 V y seguir interpretando dicho nivel comoun “1” lógico. Del mismo modo, para el mismoejemplo, si el estado de la salida es ahora el

bajo y su nivel de tensión llega a 0,4 V (tam-bién el límite garantizado por el fabricante),cada una de esas entradas todavía puede tole-rar un aumento en la tensión de 0,4 V (ellasadmiten hasta 0,8 V) y seguir interpretandodicho nivel como un “0” lógico.

VVeelloocciiddaadd ddee rreessppuueessttaa eenn ddiissppoossiittiivvooss TTTTLL..Dado un dispositivo lógico perteneciente anuestra familia ideal, éste debía tener unarespuesta inmediata en su salida ante cam-bios en sus entradas. Pero, lamentablemente,todo componente eléctrico responde con unainercia dada, lo que se traduce en tiemposque serán distintos a cero. La familia TTL noes la excepción.

El retardo con el cual una salida respondepara cambiar su estado lógico se denominatiempo de retardo de propagación–Propagation Delay Time– y suele ser especifi-cado en nanosegundos.

En la siguiente figura vemos un diagrama detiempos en el que se puede observar este retar-do, comparando la evolución temporal de lasseñales de entrada y de salida de un inversor.

Como se puede observar, cuando la señal deentrada cambia de un estado bajo a alto, lasalida –que debería cambiar inmediatamentede alto a bajo– lo hace, pero después de un

110033

Diagrama de tiempos de un inversor

cierto tiempo. Esto conforma un tiempo deretardo de propagación bajo a alto o ttppLLHH. Lomismo sucede cuando la entrada cambia dealto a bajo, en un tiempo de retardo de pro-pagación alto a bajo o ttppHHLL.

Diferentes mecanismos internos y exter-nos al inversor hacen que este tiempo deretardo pueda descomponerse en dostiempos diferentes:

• Uno es el tiempo en que la salida tarda enempezar a cambiar su valor de tensión.

• Otro es el tiempo en que se demora enpasar de un nivel de tensión a otro.

El tiempo en que la tensión de salida tarda enpasar de alto a bajo se denomina tiempo debajada –fall time–; el tiempo en que la salidatarda para pasar de bajo a alto se llama tiem-po de subida –rise time–.

Este rasgo puede generalizarse para cualquierotro tipo de compuerta.

Los tiempos de retardo de propagación tpHL ytpLH, varían, según cuánta carga hay conecta-da a la salida de un dispositivo TTL. Lamáxima velocidad de respuesta se alcanzacuando el dispositivo está en vacío; es decir,sin carga. A medida que se van conectandocargas TTL a él (por ejemplo, entradas deotras compuertas), la capacidad de cada unade ellas va contribuyendo a que la capacidadtotal en paralelo con la salida aumente cadavez más.

Cuanto mayor sea esa capacidad, más tiempose va a tardar para que la salida cambie denivel de tensión –o, lo que es lo mismo, deun estado lógico a otro–.

Estos tiempos son función lineal con la capa-cidad de carga; es decir, si se conecta el doblede entradas se duplica el tiempo de retardo,y viceversa.

Como ejemplo, podemos decir que una com-puerta TTL tipo 7400 tiene un tiempo tpLH

de unos 12 ns mientras que el tiempo tpHL esde unos 7 ns –ambos, especificados para unacapacidad de carga de 15 pF–.

Un punto interesante de destacar es que, enel caso TTL, generalmente los tiempos deretardo de propagación son mucho mayoresque los tiempos de subida o bajada de laseñal de tensión en la salida. Diferente es elcaso de los CMOS estándar que especificanno sólo los tiempos de retardo de propaga-ción, sino los de subida y bajada, ya que soncomparables a los primeros.

LLaass nnuueevvaass ssuubbffaammiilliiaass TTTTLL:: HHaacciiaa mmeennoorrccoonnssuummoo yy mmaayyoorr vveelloocciiddaadd.. La tecnologíaTTL continúa evolucionando, a fin de conse-guir dispositivos cada vez más rápidos y demenor consumo. Varias son las transiciones:Aparecen, por ejemplo, las subfamilias TTL,variaciones circuitales que tratan de conse-guir una mejora en cuanto a la velocidad derespuesta (la serie 74S)o bajando el consumo(la serie 74L).

El éxito se logra con la primera de ellas, la sub-familia TTL Schottky, con su serie 74SXX, y,posteriormente, con otra variación de menorconsumo que se denomina TTL Low PowerSchottky –Schottky de bajo consumo–. Éstatiene 3 diferentes clases de dispositivos:

• La 74LS –Low Power Schottky; Schottkyde bajo consumo–.

110044

• La 74ALS –Advanced Power Schottky;Schottky de bajo consumo mejorada–.

• La 74F o FAST –Fast Low PowerSchottky; Schottky de bajo consumo ymás rápida–.

SSuubbffaammiilliiaass TTTTLL LLooww PPoowweerr SScchhoottttkkyy––SScchhoottttkkyy ddee bbaajjaa ppootteenncciiaa––.. La idea es la deincorporar transistores bipolares denomi-nados Schottky en los circuitos, cuyaventaja frente a los diodos tradicionales esque, al polarizarlos en directa, tienen unacaída de tensión de entre 0,3 V y 0,5 V,menor que los diodos normales (entre 0,6 Vy 0,8 V). Además –y esto es lo importan-te– este tipo de diodo puede pasar delestado de conducción al corte y viceversacon mucha mayor rapidez que los diodoscomunes.

El transistor Schottky no se satura, ya queparte de su excitación de corriente de basees derivada y alejada de la base por eldiodo. Este último, conduce y fija la ten-sión de la unión base-colector a alrededorde 0,5 V. En estas condiciones, cuando la

tensión base-emisor es tan alta como 0,8 V(saturando a un transistor común), aquí,en cambio, la tensión colector-emisor esde 0,8 V – 0,5 V = 0,3 V; por esto, el tran-sistor Schottky está en zona activa pero nosaturado.

La ventaja es que si no está en saturaciónes más fácil llevarlo al corte y, por lo tanto,más rápido. Y esto es lo que se pretende(mayor velocidad de conmutación paraoperar a frecuencias mayores).

SSuubbffaammiilliiaa 7744LLSS.. Esta subfamilia es la másdifundida en nuestro país. La versión TTLoriginal es reemplazada por completo conesta línea de dispositivos TTL.

La ventaja es que se logra una pequeñamejora en cuanto a la velocidad de res-puesta con un menor consumo (enpromedio, en un factor de 5), lo que gene-ra una mejora sustancial en cuanto aobtener diseños lógicos un poco más rápi-dos y más portables.

Con respecto a su reemplazo, en princi-pio, éste es directo; es decir, un chip –porejemplo, el séxtuple inversor 74LS04– escompatible pin a pin con el 7400 de lafamilia estándar.

La mayoría de los integrados de la familia74XX tiene su reemplazo en la 74LSXX,pero hay algunas excepciones; por esto, encaso de querer pasar de una subfamilia a laotra, se debe recurrir a la hoja de datos delos manuales, a fin de asegurarse quedicho reemplazo exista.

En el próximo circuito se puede ver que

110055

En la parte a de la figura vemos cómo se incluye undiodo Schottky en el circuito de un transistor bipolar.En la parte b se muestra el símbolo que identifica estetipo de dispositivo denominado transistor Schottky

las resistencias que se emplean son muchomás grandes que en un circuito TTL están-dar, lo que hace que el consumo seamucho menor. Pero, como esto trae apare-jada una menor velocidad deconmutación, la inclusión del diodo D1 enlugar del transistor tradicional de entradahace que se emplee menor área de silicio y,por lo tanto, que se baje la capacidadinterna y que se reduzcan los retardos.

Cabe recordar que, en el inversor que ana-lizamos páginas atrás, el transistor Q1 deentrada tenía por misión excitar conmucha corriente al transistor Q2, a fin deque éste pasara rápido del corte a la satu-ración y viceversa. Si bien aquí sereemplazó ese Q1 por un diodo, Q1 es deltipo Schottky por lo cual no se satura; esposible, de esta manera, excitarlo con undiodo (D1).

En las siguientes figuras mostramos las espe-cificaciones técnicas del inversor 74LS04 ylas comparamos con las analizadas en lashojas de datos del inversor 7404.

En esta figura se puede apreciar la tabla devalores de corrientes y tensiones de entra-da, salida y de alimentación deldispositivo. Comparándola con la mismatabla para un inversor de la serie 7404,podemos decir que:

• Los valores de consumo de corriente dealimentación bajan de 18 mA a 3,6 mAen el estado bajo, y de 6 mA a 1,2 mAen el estado alto; esto se traduce enmenor consumo de potencia a igual ten-sión de alimentación de +5 V.

110066

Circuito de uno de los 6 inversores queposee el integrado 74LS04

Características eléctricas del integrado 74LS04

• Los valores de corriente de entradabajan de 1 mA a 0,1 mA para el esta-do bajo, y de 40 µA a 20 µA para elestado alto; esto se traduce en menorcarga que la entrada de una compuer-

ta le puede ofrecer a otra.

Con respecto a la velocidad de respuesta, anali-cemos la tabla que presenta los retardos depropagación para este inversor de la serie 74LS.

Comparando lasca rac t e r í s t i c a sdinámicas del74LS04 con el7404, vemos queel tiempo de retar-do de propagaciónbajo a alto, en elprimer caso, esmás bajo (9 ns contra 12 ns); en cambio, parael caso del tiempo de retardo de propagaciónalto a bajo es al revés (10 ns contra 8 ns).

La conclusión general es que, en cuanto avelocidad de respuesta, la serie Schottky debaja potencia 74LS es similar a la serie 74de TTL estándar; pero, en cuanto a consu-mo de potencia se refiere, la serie 74LS essuperior, ya que la disipación es muchomenor que la serie 74. Esto se traduce enahorro de energía, por lo cual un mismodiseño lógico funcionando, por ejemplo conbaterías, tendrá una autonomía de hasta 5veces mayor en la serie LS respecto de laestándar.

LLaass ssuubbffaammiilliiaass AALLSS yy FFAASSTT.. Posteriormentea la aparición de la serie LS surgen otras dos

que mejoran la velocidad de respuesta y otrascaracterísticas de la subfamilia basada en dis-positivos Schottky.

La subfamilia ALS –Advanced Low PowerSchottky; Schottky de baja potencia avanza-do–, por ejemplo, debe su denominación asus características de avanzada en el diseñode los diferentes tipos de compuertas, emple-ando configuraciones de semiconductoresmás complejas pero siempre basadas en latecnología de diodos Schottky.

Las principales ventajas de la serie 74ALS son:

• Menor corriente de entrada, con lo cualincrementa la cargabilidad de la salidade una compuerta.

• Mayor velocidad de respuesta.• Menor consumo de corriente.• Mayor inmunidad al ruido.

Si comparamos un inversor 74LS04 con otrode la serie 74ALS04, advertimos que, detener en promedio de 8 ns de tiempo deretardo de propagación, pasamos a 5 ns conla serie ALS. En general, la mejora es de másdel 50 % en velocidad de respuesta.

110077

Características dinámicas del integrado 74LS04

Si bien realizamos esteanálisis para un tipodeterminado de com-puerta, se puede hacerextensivo al resto de lascompuertas y a losdemás dispositivos TTL.

En cuanto a consumo, considerando un valorde referencia de 5 mW en un dispositivo74LS, su similar 74ALS consume 2 mW; esdecir, menos de la mitad.

El diseño de la subfamilia FAST se opti-mizó a fin de hacer prevalecer suvelocidad de respuesta a expensas de unmayor consumo de corriente. Otra venta-ja es la de proveer mayor corriente a lasalida.

En líneas generales, podemos decir que:

• La velocidad de un dispositivo basado en laserie FAST es igual al doble de su similar LSy mayor al 50 % en un dispositivo ALS.

• El consumo en FAST es un 20 % a 100 %mayor respecto a la serie 74LS y 74ALS, res-pectivamente.

• La corriente máxima que puede erogar lasalida de una compuerta FAST es el dobleque su similar ALS.

En nuestro país, la subfamilia TTL másdifundida en aquellas aplicaciones que norequieren excesiva velocidad es la LS, la máseconómica de las tres27.

110088

La subfamilia FAS, serie 74F es la más rápidade la tecnología TTL.

Entonces, la primera familia lógica que tieneéxito en el mercado mundial es la TTL.Luego de solucionar problemas asociadoscon las descargas electrostáticas, CMOS vahaciéndose cada vez más popular, brindandoclaras ventajas respecto a TTL en cuanto arango de tensión de alimentación, margenderruido y consumo en funcionamiento está-tico, y a frecuencias de operación menores alos 10 MHz y –como rasgo no menos impor-tante– a la elevada densidad de integración.

El problema serio de la primera serie CMOSes la velocidad de respuesta ya que, con eladvenimiento de la tecnología informática, senecesita cada vez mayor velocidad en cálcu-los matemáticos y otras funciones.

Los fabricantes de circuitos integrados noofrecen muchas opciones al respecto. Por unlado, existe otra familia lógica denominada

ECL –Emitter-Coupled Logic; lógica acopladapor emisor– que utiliza transistores bipolarescomo la TTL; pero, a diferencia de ésta, lostransistores no se llevan al corte y saturaciónsino que siempre trabajan en zona activa; esdecir, siempre están conduciendo pero nuncasaturados.

La gran ventaja de esto es que, al no tenerque llevarlos de corte a saturación y vicever-sa, pasar a los transistores de un punto deoperación a otro es mucho más rápido. Pero,su problema se centra en dos aspectosimportantes:

• Esta lógica ECL utiliza fuente de ali-mentación negativa ( 0 V y –5,2 V) quees incompatible con TTL y CMOS.

Series CMOS de alta velocidad

17Por ejemplo, adquiriendo varias decenas de unidades, unchip 74LS00 vale unos U$S 0,25, mientras que el mismode la serie 74ALS00 se puede conseguir en U$S 0,43 y la74F00 cuesta U$S 0,45.

• El consumo es mucho mayor que TTL,ya que todos los transistores que for-man una compuerta consumenpotencia.

La idea de entonces es: Seguir mejorandoTTL o CMOS, a fin de conseguir dispositivoscada vez más veloces.

Por el lado de TTL se registran varias modi-ficaciones en las estructuras internas de lascompuertas, empleando siempre transistoresbipolares y con el mismo valor de tensión dealimentación de 5 V. Así, pasan las subfami-lias 74L, 74S, etc., hasta que se logra unaserie basada en transistores tipo Schottky debajo consumo como las series 74LS, 74ALS y74F. Sin embargo, a pesar de la mejora envelocidad de respuesta y de consumo respec-to de la serie TTL original 74, existe elproblema de la densidad de integración, laque aún resulta muy pobre: No se puedeimplementar una gran cantidad de circuitosen una área de silicio dada.

Y, por el lado de CMOS –que tiene más vir-tudes que TTL, excepto la velocidad–comienza una carrera por mejorar los proce-sos tecnológicos tendientes a logrardispositivos cada vez más rápidos. Es asícomo se realizan intentos por construir tran-sistores MOS que manejen mayor corriente y,por ende, incrementen la energía en descar-gar y cargar a las capacidades de carga. Paralograrlo sin degradar el resto de las propie-dades de estos transistores, se debe disminuirsu longitud de canal, lo que implica hacertransistores de tamaño cada vez menor.

Los procesos de fabricación van mejorándo-se; en la década del ’60 se obtienen

longitudes de canal de decenas de micrones,hasta llegar a menos de 0,1 µm hoy en día.Esta drástica reducción del tamaño de lostransistores hace que disminuyan las capaci-dades parásitas, las cuales internamentelimitaban la posibilidad de lograr velocidadesde conmutación más elevadas. También dis-minuye la potencia de disipación dinámicainterna de los dispositivos.

De esta manera. aparecen las versiones28 dealta velocidad CMOS que se dividen en dosgrupos:

• Series compatibles con CMOS, denomi-nadas 74HC y 74AC.

• Series compatibles con TTL, denomina-das 74HCT y 74ACT.

La serie 74HC aparece primero y, luego, la74AC. Ambas son compatibles con CMOS, loque significa que sus características de tensiónde entrada son iguales a la serie CMOS origi-nal. La diferencias fundamentales respecto deella son la mayor velocidad y un rango de ten-sión de alimentación menor (de 2 a 6 V).

La 74AC es más veloz que la 74HC y, además,puede manejar mayor corriente a su salida.

La serie 74HCT aparece junto con la 74HC y,luego, surge la 74ACT. Con estas series, laidea es la de disponer de dispositivos CMOS

110099

18Los sucesivos cambios en las series CMOS se realizarony realizan en los chip; es decir, fabricando los transis-tores cada vez con mejores prestaciones. La topología delas distintas compuertas sigue siendo la misma que conla CMOS original, salvo aquellos avances respecto deestructuras nuevas, como fue la de utilizar compuertasPass-Gate para implementar, por ejemplo, multiplex-ores, compuertas or-exclusivas, flip-flops tipo D, etc. Enresumen: Un inversor ya sea 74AC, 74HC u otro, sigueestando construido con dos mosfet: uno NMOS y otroPMOS; lo mismo, para el resto de las compuertas.

que tengan características en tensión deentrada compatibles con TTL, a fin de poderconectar la salida de una compuerta TTL aotra CMOS sin tener problemas de una malainterpretación de los estado lógicos.

Todo esto ha llevado a que, hoy, CMOS pre-valezca frente a TTL. Casi la totalidad de losdispositivos electrónicos digitales que anteseran TTL han pasado a ser CMOS29.

Consideremos, por ejemplo, llaass sseerriieess CCMMOOSSddee aallttaa vveelloocciiddaadd 7744HHCC yy 7744HHCCTT.

En el siguiente gráfico podemos comparar lasvirtudes de las primeras series de alta veloci-dad de CMOS.

Aparte de las diferencias de velocidad, lasseries 74HC y 74HCT se caracterizan portener menor consumo de potencia en reposoque la serie CMOS original.

En cuanto a la corriente de entrada, tienenlos mismos valores.

Una pregunta que surge de inmediato cuan-do analizamos la lista de familias lógicas es:¿Cuál es la diferencia entre 74HC y 74 HCT?

La respuesta para esto es sencilla: La sseerriiee7744HHCC (HC significa High-Speed CMOS;CMOS de alta velocidad–) es la primera ver-sión de alta velocidad de la CMOS serieCD4000BC-UBC que aparece en el mercado.

La sseerriiee 7744HHCCTT es otra versión similar quesoporta todas las características de los CMOSpero mantiene compatibilidad con la caracterís-tica de tensiones de entrada de la familia TTL. Lasigla HCT –High-Speed CMOS TTL– significaCMOS de alta velocidad compatible con TTL.Esta serie fue concebida a fin de poder solucio-nar el problema de interconectar la salida de undispositivo TTL con otro CMOS.

Como se explica detalladamente en la secciónde comparaciones entre CMOS y TTL, existe unproblema cuando una compuerta TTL se conec-ta a la entrada de otra CMOS. Aún si ambosdispositivos utilizan la misma tensión de ali-mentación, cuando la TTL quiere poner unnivel alto, es muy probable que no sea interpre-

111100

19Debemos aclarar que, debido a la creciente demanda enconseguir velocidades cada vez mayores (por ejemplo,para los microprocesadores en las computadoras quetrabajan con frecuencias de reloj de varios gigahertz), sedebe trabajar con valores de tensión de alimentaciónmenores a los 5 V tradicionales en TTL. Esto se debe aque la disipación de potencia es función lineal con lafrecuencia; por lo tanto, a medida que se necesita que

los dispositivos trabajen a mayor frecuencia, sedisminuye la tensión de alimentación VDD, tal que, albajar ésta a la mitad, se decrementa la potencia a lacuarta parte. Así comienza una carrera que lograaumentar la frecuencia de trabajo bajando VDD. De los 5V, las tensiones de alimentación han pasado por 3,3 V,luego 2,5 V, 1,8 V y ya estamos trabajando en pocomenos del volt, en algunas aplicaciones.

Gráfico comparativo de velocidadde respuesta en función de la capacidadde carga, en subfamilias CMOS y TTL;

se puede apreciar que, para un valor de capacidad de cargade 50 pF (que es el valor que, generalmente, los fabricantesadoptan para especificar los tiempos de retardo), la serieHC-CMOS (74HC y 74HCT) tiene una leve mejora respec-to de la serie TTL 74LS; en cambio, si la comparamos conla serie CD4000BC-UBC –que, actualmente, sigue envigencia–, la HC-CMOS es unas 7 veces más rápida.

tada correctamente por la entrada CMOS y queexista un error lógico. Para solucionar esto apa-rece en el mercado la serie 74HCT que evita eluso de una resistencia adaptadora.

También existe la sseerriiee CCMMOOSS ddee aallttaa vveellooccii--ddaadd 7744AACC yy 7744AACCTT ((7744AAHHCC yy 7744 AAHHCCTT)).Esta serie (una de las últimas en 5 V y 3,3 V)tiene mejores prestaciones que la anterior.

La serie AC, también denominada AHC–Advanced High-Speed CMOS; CMOS de altavelocidad avanzada– es casi 3 veces más rápi-da que la HC. Además, consume menospotencia y resuelve una serie de problemasrelacionados con las oscilaciones que suelenproducirse a la salida, cuando se trabaja a altavelocidad de conmutación.

También posee mayor capacidad de carga, a finde excitar a un mayor número de entradas.

Nuevamente, 74AC se refiere a los dispo-sitivos que son compatibles con CMOS y74ACT; son aquellos que permiten conec-tar TTL a la salida de CMOS como los74HCT.

En resumen: AC y ACT se diferencian de HCy HCT en:

• Mayor velocidad de respuesta; sonmás rápidos.

• Menor consumo de potencia; puedenser más portátiles, o trabajar a mayorvelocidad y consumir lo mismo.

• Mayor capacidad de corriente a la sali-da; pueden manejar más compuertas.

Entre las series AC y ACT tenemos una dife-rencia importante en lo que se refiere a ladisipación de potencia.

Para resumir las características sobresalientes entredispositivos de diversas series, hemos integrado lasiguiente tabla donde se muestra, además, infor-mación sobre las series TTL: 74 (original) y lasmás nuevas (como la 74LS y la 74ALS):

111111

Curva de consumo versus frecuencia de operaciónpara las series AHCT y AHC; corresponde a VDD

de 5 V, temperatura ambiente de 25 ºC y sin carga

Como se puede apreciar, la serie CMOS74AC es la más veloz, alcanzando frecuenciasde operación de más de 130 MHz.

Para tener una idea más concreta de las pres-

taciones de cada una de estas series de altavelocidad CMOS, la siguiente tabla muestralos tiempos de retardo de propagación dealgunos dispositivos conocidos, para lasseries HC, HCT, AC y ACT:

Se puede notar que las versiones compatiblescon TTL son algo mejores que las compati-bles con CMOS. La diferencia no es, sinembargo, muy grande.

Vamos a analizar,ahora, las especifi-caciones que da laempresa Philipspara sus productosde CMOS de altavelocidad: 74HC y74HCT. Primero,consideramos las

especificaciones generales para todos los dispo-sitivos y, luego, nos centramos en dosespecíficos, el 74HC00 y 74HCT00, que soncircuitos integrados que contienen cuatro com-puertas nand de 2 entradas cada una.

En las hojas de datos suele existir cierto orde-namiento en la presentación de todo estematerial:

TTííttuulloo.. Generalmente, se da la identificacióndel componente con un breve comentario desu función (ejemplo: 74HCT00 cuádruplecompuerta nand de dos entradas).

111122

30Es importante aclarar que esta tabla -como la anterior–hacen comparaciones en 5 V de tensión de alimentaciónpara los dispositivos mencionados que son los que sepueden conseguir fácilmente en el mercado local.Existen otros dispositivos CMOS especiales (por ejem-plo, los fabricados por las empresas Texas Instruments yPhilips) denominados FCT –Fast CMOS TTL Logic; lógi-ca CMOS-TTL rápida) con los que se pueden obtener

tiempos de retardo de propagación de 5,3 ns –omenores– con 5 V. Incluso, es posible alcanzar valoresde frecuencia aún mayores si se reduce la tensión de ali-mentación. Para tensiones de alimentación de 1,8 V, seconsiguen retardos tan bajos como 2,0 ns o menorescon una serie especial CMOS denominada AUC–Advanced Ultra-LV CMOS; CMOS de ultra-baja tensiónavanzada–.

Generalmente, los fabri-cantes especifican susproductos discriminan-do el comportamientode los circuitos integra-dos en corrientecontinua y alterna, porseparado.

DDeessccrriippcciióónn.. Se detalla cuál es el propósito delcomponente. Esta descripción puede ir acom-pañada por una tabla de verdad que presenta sufuncionamiento y por un dibujo se muestra ladisposición de los pines. También suele darseuna lista de posibles aplicaciones del dispositi-vo, a modo de guía para el usuario.

EEssppeecciiffiiccaacciioonneess ddee ccoorrrriieennttee ccoonnttiinnuuaa.. Sonaquellas relacionadas con el comportamientodel dispositivo cuando las entradas no estánconectadas a señales que varían en el tiempo.Generalmente, estas especificaciones vienendadas en forma de tabla.

Se puntualizan:

• Rango máximo de trabajo. Valoresextremos de funcionamiento. Su cono-cimiento es importante ya que, si seexcede de éstos, el dispositivo puededañarse o funcionar fuera de lo especifi-cado en el apartado siguiente.

• Rango de utilización normal. Describe los

valores que adoptan diversos parámetroseléctricos dentro del rango de funciona-miento estipulado por el fabricante.

EEssppeecciiffiiccaacciioonneess ddee ccoorrrriieennttee aalltteerrnnaa.. Sonaquellas relacionadas con el comportamientodel dispositivo cuando las entradas estánconectadas a señales que varían en el tiempo.Dan idea de cómo es el comportamientodinámico del dispositivo.

Esta información de suele dar en forma detabla y con diagramas de tiempo en los quese muestra la evolución de cada salida anteuna determinada estimulación de las entra-das, en diferentes condiciones.

A continuación, damos las especificacionesgenerales para el caso de 7744HHCC y 7744HHCCTT.

Excepto las especificaciones de funciona-miento extremo, las demás (en corrientecontinua y en corriente alterna) difieren paracada caso y se dan por separado:

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Especificaciones de funcionamiento extremo para las series 74HC y 74HCT

Aquí:• VCC es la tensión de alimentación.• IO es la corriente de salida en estado alto

o bajo.• ICC es la corriente total de consumo del

chip (excepto que se especifique lo con-trario).

• Ptot es la potencia disipada total de con-sumo del chip.

• Tstg es la temperatura de almacenamien-to del chip sin usarse.

Observaciones:

• No se debe exceder la tensión de ali-mentación de los 7 V, ya que puededañarse en forma permanente el dispo-sitivo.

• Tampoco, aplicar una tensión negativa.Esto sucede cuando, por ejemplo, seconecta una batería de 9 V y los conecto-res de doble contacto no estánpolarizados31, lo que se registra muy a

menudo en los motheboards –placasmadre– de las computadoras personales;en ellos, si se intenta conectar la alimenta-ción de una lectora de CD, sólo se puederealizar en una posición de las dos posi-bles. Una forma adicional de prevenirdaño en un circuito ante una inversión depolaridad accidental es poner en serie,antes de la fuente regulada de tensión, undiodo rectificador (por ejemplo, el1N4007) que bloquea la tensión negativaaplicada al circuito, protegiéndolo.

• No superar los 25 mA de corriente desalida en los dispositivos con salidaestándar y los 35 mA en aquellos queemplean buffers para reforzar la capaci-dad de carga.

• No superar los 750 mW de potencia endispositivos que tienen encapsuladoplástico tipo DIL –Dual in Line–. LosDIL, también conocidos como DIP, sonencapsulados de doble línea, general-mente, de 300 mils32 de ancho.

111144

Condiciones de operación recomendadas para las series 74HC y 74HCT

31Un conector polarizado se refiere al tipo de enchufe quetiene dos o más contactos para realizar una interco-nexión en la que existe sólo una forma de realizar la

unión con el otro extremo.

321 mil es una milésima de pulgada

Observaciones:

• Los dispositivos HC pueden trabajar con

un poco más de tensión de alimentación.• La temperatura de trabajo es la misma

para ambas series; pero, puede variar de

dispositivo en dispositivo. Esto quieredecir que se debe considerar cada casoen particular.

• Los tiempos de subida y bajada de laseñal de entrada que excita a un dispo-

sitivo HC-CMOS no pueden ser supe-riores de un cierto valor: de 500 ns (0,5µs para Vcc = 4,5 V) a fin de que la lógi-ca interna interprete correctamente elcambio de nivel.

111155

Tabla descriptiva con especificaciones en corriente continua –DC characteristics– para HC

Aquí, para ambas series:

• VIH es la tensión de entrada en nivellógico alto.

• VIL es la tensión de entrada en nivel

lógico bajo.• VOH es la tensión de salida en nivel lógi-

co alto.• VOL es la tensión de salida en nivel lógi-

co bajo.

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Tabla descriptiva con especificaciones en corriente continua –DC characteristics– para HCT

• Ii es la corriente de entrada en nivel altoo bajo.

• IOZ es la corriente de salida estando la sali-da en alta impedancia (tercer estado),

• ICC es la corriente de consumo total del chip(excepto que se especifique lo contrario).

• IO es la corriente de salida en estado altoo bajo.

• Tamb es la temperatura ambiente.

Observaciones:

• Las características de tensiones de salidade ambas series son muy similares, exis-tiendo una compatibilidad total conCMOS estándar. Éstas se especifican

para tres valores diferentes de tensiónde alimentación: 2 V, 4,5 V y 6 V, en losdispositivos HC, y sólo en 4,5 V y 5,5 Vpara los HCT, debido a que estos últi-mos se diseñan para trabajar,fundamentalmente, a 5 V.

• Los consumos generales de potenciason iguales, así como los valores de lascorrientes de entrada.

• Las diferencias se pueden observar encuanto a los valores de tensión de entra-da para los niveles alto y bajos. En HCT,las características de entrada están dise-ñadas para que sean compatibles conun dispositivo TTL que quiera conectar-se a uno CMOS.

111177

Tabla descriptiva con especificaciones en corriente alterna –AC characteristics– para HC

Tabla descriptiva con especificaciones en corriente alterna –AC characteristics– para HCT

Observaciones:

• Los tiempos de subida (tTLH) y debajada (tTHL) se especifican para dostipos de salidas: capacidad de carganormal y reforzada. La segundaopción tiene tiempos de retardomenores, lo que se debe a que, en esetipo de salidas, al disponer de mayorcorriente, se pueden cargar y descar-gar más rápido las capacidades decarga.

• Los tiempos de retardo en HC seespecifican para tres valores de tensiónde alimentación: 2 V, 4,5 V y 6 V; en

cambio, para los HCT sólo en 4,5 V,debido a que estos últimos se dise-ñan para trabajar,fundamentalmente, a 5 V.

• Los valores para 4,5 V de tensión dealimentación son, en general, simila-res; pero, puede haber diferencias dedispositivo a dispositivo.

• Las especificaciones se hacen, engeneral, para una capacidad de cargade 50 pF.

• Los valores de tiempos de retardoaumentan con la temperatura,pudiendo ser de hasta un 30 % mayoral pasar de 25 ºC a 85 ºC.

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Especificaciones en corriente alterna -AC characteristics- para 74HCT00; cuádruple compuerta nand

Especificaciones en corriente alterna –AC characteristics– para74HCT04; 74HCT04; séxtuple compuerta inversora

Este dispositivo es uno de los más rápidos, ya que sólo tiene una etapa de retardo formada por dos transistores MOS

Este dispositivo es más lento que el74HCT00 debido a que la and se imple-menta sobre la base de una nand, negándola

posteriormente. En tal caso, existen dosniveles de retardo al haber dos compuertasen serie.

Las especificaciones de este tipo de dispositi-vo son más amplias, debido a que se debepuntualizar cómo funcionan cuando se saledel tercer estado o se entra a él.

• Los tiempos tpZH o tpZL son aquellosen que la salida tarda en pasar de alta

impedancia a alguno de los dos esta-dos normales de funcionamiento.

• Los tiempos tpHZ o tpLZ por el contra-rio, son aquellos en que la salidatarda en pasar de un estado alto obajo al de alta impedancia.

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Especificaciones en corriente alterna –AC characteristics–para 74HCT08; cuádruple compuerta and

Especificaciones en corriente alterna –AC characteristics–para 74HCT244; óctuplo buffer no inversor con salida tri-state

• El tiempo tW especifica que el pulso dereloj en la entrada de nCP.

• El tiempo tSU es el tiempo de estableci-miento –set-up–.

• El tiempo th es el tiempo de manteni-miento –hold-.

• fmax indica la máxima frecuencia de tra-bajo del flip-flop.

Las descripciones de este dispositivo son aúnmás amplias, debido a que se trata de un cir-cuito secuencial capaz de memorizarinformación de la entrada de datos.

Este flip-flop, como otros, aparte de la entra-da de datos (D) y de las salidas negadas (/Q)y sin negar (Q) tiene una entrada de controlque es el reloj (nCP) y otras dos entradas adi-cionales de borrado –clear– (/RD) y preset(/SD) asincrónicos que permiten, en cual-quier condición de funcionamiento, forzar aque la salida sin negar (Q) quede en alto o enbajo, dependiendo de su combinación lógica.

• La denominación nCP to nQ, n/Q serefiere al tiempo de retardo en que lassalidas, tanto Q como /Q, tardan en

112200

Especificaciones en corriente alterna –AC characteristics–para 74HC74; doble flip-flop tipo “D” disparado por flanco ascendente

reaccionar cuando cambia el reloj.• La denominación n/SD to nQ, n/Q se

refiere a lo mismo; pero, siendo laentrada /SD la que gobierna el cambio.Es el tiempo en que las salidas tardan enreaccionar cuando /SD pasa de “1” a”0”(estando /RD en “1”).

• La denominación n/RD to nQ, n/Q. Es eltiempo en que las salidas tardan en

reaccionar cuando /RD pasa de “1” a”0”(estando /SD en “1”).

Algunos fabricantes indican esto de maneradiferente:

• El primer caso como: tCLK Q.• El segundo como: /SD Q.• Y el tercero como: /RD Q.

112211

Hemos visto que las tecnologías CMOS yTTL son muy diferentes. En los inicios, TTLera una tecnología de alto consumo y de altavelocidad de respuesta; con las mejorasintroducidas se pudo lograr una disminuciónde la corriente que toma el circuito de lafuente y de los tiempos de retardo de propa-gación (aumento en la velocidad derespuesta). CMOS, por su parte, pasó poralgunas etapas, desde la serie 4000 hasta laHE4000 mejorada y, posteriormente, surgie-ron las versiones de alta velocidad y TTLtales como las subfamilias 74HC y 74AC(con características CMOS), y las 74HCT y74ACT (con características TTL).

Las comparaciones que realizamos son sobrela base de las subfamilias que se consiguenaún hoy en día. Éstas son:

• CMOS serie 4000 mejorada(CD4000BC y CD4000UBC).

• CMOS serie de alta velocidad 74HCcompatible con CMOS.

• CMOS serie de alta velocidad 74HCTcompatible con TTL.

• CMOS serie de alta velocidad 74ACcompatible con CMOS.

• CMOS serie de alta velocidad 74ACTcompatible con TTL.

• TTL serie 74LS.• TTL serie 74ALS.• TTL serie 74F.33

Comparación entre CMOS y TTL

33No consideramos la serie original denominada 74 ni lassubfamilias 74L, 74S, etc., ya que están fuera del mercadodebido a que fueron superadas por la subfamilia TTLSchottky de baja potencia (series LS, ALS y FAST).Tampoco analizamos las versiones de tensión reducida TTLy CMOS, ya que pueden inferirse fácilmente, teniendocomo base lo analizado para su funcionamiento en 5 V.

Existen muchas maneras de poder realizarcomparaciones entre todos estos dispositivospara cada una de las características de inte-rés. Aquí, lo hacemos siguiendo un criteriode velocidad y compatibilidad, considerandogrupos de dispositivos que tienen algunarelación de performance entre sí:

• Grupo 1: Serie estándar CMOS con laserie 74LS de TTL Low Power Schottky.Comparamos la serie CD4000UBC/BC(+3 V a +18 V) con la 74LS (+5 V) queson, respectivamente, las series más clá-sicas de baja a mediana velocidad. Son,además, las más difundidas en nuestromedio, con un precio razonable y de fáciladquisición en el mercado nacional.

• Grupo 2: Series Low Power Schottky TTLcon las versiones CMOS de alta veloci-dad compatibles con CMOS.Comparamos las series 74LS/ALS deTTL con la 74HC de CMOS.

• Grupo 3: Series CMOS de alta velocidadcompatibles con TTL. Comparamos laserie CD4000UBC/BC con las de altavelocidad 74HC y 74AC.

GGrruuppoo 11:: CCoommppaarraacciióónn eennttrree llaa sseerriieeCCDD44000000UUBBCC//BBCC ddee CCMMOOSS yy llaa 7744LLSS ddee TTTTLL

CCoonnssuummoo.. Para analizar el consumo debe-mos dividirlo en consumo de continua yconsumo de alterna.

El consumo de continua es el consumo decorriente de un dispositivo, cuando cada unade sus entradas están fijadas a un nivel lógi-co determinado (no importa que seandiferentes entre sí); en general, para estecaso, se elige evaluar la corriente consumidaen vez de la potencia.

En este aspecto, CMOS tiene una total venta-ja, ya que, al tratarse de una tecnología queemplea transistores de efecto de campo, suscaracterísticas en continua son superiores alas de la tecnología bipolar.

Un transistor tipo MOS tiene una muy altaimpedancia de entrada y, cuando está corta-do, prácticamente no circula más que unapequeña corriente de fuga entre los termina-les de Drain y Source.

El consumo de alterna, también denominadoconsumo dinámico, es aquél que se producepor la aplicación de señales variables en eltiempo; en este caso, suele evaluarse lapotencia consumida en vez de corriente.

En la siguiente tabla vemos la comparacióngeneral entre dos tipos diferentes de dispositi-vos: una compuerta y un contador. Se resumepara dos consumos diferentes: uno estático yotro dinámico a una misma frecuencia de ope-ración, para ambas tecnologías.

En régimen estático, CMOS tiene un consu-mo despreciable que es función de la tensiónde alimentación: A mayor tensión VDD,mayor es la potencia que consume –aunquesea muy pequeña–.

Cuando se inyecta una señal variable en eltiempo, la potencia disipada en CMOS esdirectamente proporcional a la frecuencia

112222

de operación e inversamente proporcionala VDD.

Para VDD constante, la potencia evolucionalinealmente con la frecuencia de trabajo,hasta que se llega a un valor tal que las pér-didas internas en el dispositivo debidas a laenergía que hay que gastar en conmutar a lostransistores MOS son mayores que la energíaque hay que disponer para cargar y descargara la capacidad de carga.

A partir de allí, la curva comienza a “saturar-se”; es decir, a crecer cada vez menos. Poreso, se ve un “codo” en la respuesta.

TTL, por el contrario, mantiene su nivel depotencia invariable con la frecuencia de opera-ción, ya que casi toda la energía que entrega lafuente es debido a los picos de corriente gene-rados en las conmutaciones de los transistoresbipolares. El resto de la energía requerida, aun-que muy pequeño, es para la carga y descargade la capacidad de carga.

En realidad, si se sigue aumentando la frecuencia

de operación en TTL, la curva plana comienza asubir, debido a que la energía que debe entregár-sele comienza a ser comparable con la interna.

Como se puede apreciar en el gráfico, existe unafrecuencia fO en la que los consumos de poten-cia son comparables en ambas tecnologías. Apartir de allí, CMOS consume mayor energíaque TTL. Este valor de frecuencia es variable ydepende del dispositivo del que se trate.

En realidad, la curva sigue para TTL ya que tienemayor frecuencia de operación que CMOS. Poreso está indicada con una flecha.

RRaannggoo ddee tteennssiióónn ddee aalliimmeennttaacciióónn.. CMOS tieneuna amplia gama de tensiones de alimentación,la que va desde los 3,0 V hasta los 18 V; pero,en general, los fabricantes recomiendan emple-ar los dispositivos entre 5 V y 15 V.

En cambio, TTL –tanto en la serie original comoen la basada en transistores Schottky de bajapotencia (74LS, 74ALS y 74F)– sólo puede tra-bajar en los 5 V con un rango muy pequeño devariación que va desde los 4,75 V hasta los5,25 V ( +/- 5% del valor de tensión nominal).

112233

Gráfico mostrando la evolución de la potenciatotal disipada para dispositivos CMOS y TTL

en función de la frecuencia de operación

Comparación de rango de tensiones de ali-mentación para CMOS estándar y TTL-LS

Esta poca tolerancia al valor de tensión dealimentación es una desventaja para TTL, yaque requiere emplear fuentes reguladas entensión que garanticen que la tensión de sali-da no supere esos valores.

IInnmmuunniiddaadd aall rruuiiddoo.. Otro problema quetiene TTL (que está asociado con la poca fle-xibilidad en cuanto a la elección de la tensiónde alimentación) es la inmunidad al ruido.Los niveles de margen de ruido alto y bajoestán en los 0,3 V, para la serie 74LS.

En cambio, en CMOS serie CD4000, para lamisma tensión de alimentación de 5 V, estosniveles son de 1,5 V; es decir, el margen deruido general es cinco veces superior.

Si se puede emplear mayor tensión VDD,el valor absoluto se incrementa. Por ejem-plo si alimentamos a un CMOS con 15 V,tenemos tres veces mayor nivel de inmuni-dad al ruido (4,5 V).

El margen de ruido en CMOS es igual al 30 %del valor de VDD.

VVeelloocciiddaadd ddee rreessppuueessttaa.. La serie 74LS es lamás lenta de los dispositivos basados en tran-sistores Schottky de baja potencia, como losde la serie 74ALS y 74F.

A pesar de ello, los tiempos de retardo depropagación son un orden de magnitudmenores que en CMOS (entre ocho a diezveces menos, según el dispositivo del quese trate).

La siguiente tabla resume esta característica;en ella, la tensión de alimentación es lamisma para ambas tecnologías (5 V):

CCaarrggaabbiilliiddaadd.. La siguiente tabla resume losvalores máximos de corrientes de entrada yde salida en ambas tecnologías:

Como se puede observar, si en LS TTL hace-mos la división de la corriente de salida sobrela de entrada para cada nivel lógico, la cuen-ta da 20. Eso significa que cada salida TTLpuede soportar hasta 20 entradas de esemismo tipo.

En forma similar, para el caso de CMOS lacuenta nos da 400. A una salida CMOSpodemos agregarle hasta 400 entradas de esetipo sin que haya problemas de sobrecarga.

Queda claro, entonces, que la cargabilidad enCMOS es 20 veces superior a la de TTL.

Recordemos que, sin embargo, el problemade carga en CMOS no viene del análisis defuncionamiento estático sino del dinámico.

Si conectáramos 400 cargas a una salidaCMOS, la capacidad sería de alrededor de

112244

5 pF x 400 = 2000, pF = 2 µF, generandoun tiempo de retardo muy elevado, ade-más del aumento del consumo de potencia–ya que depende linealmente de la capaci-dad de carga–.

Con respecto a la posibilidad de interconec-tar un dispositivo TTL con otro CMOS,desde el punto de vista de la corriente reque-rida, podemos hacer las siguientesobservaciones:

• Una salida TTL puede manejar en lapráctica, sin problemas, cualquiercantidad razonable de entradasCMOS estándar.

• Una salida CMOS estándar puedemanejar sólo una entrada TTL LS.

DDeennssiiddaadd ddee iinntteeggrraacciióónn34. Existen tresrazones importantes que definen a CMOScomo la tecnología de mayor densidad deintegración:

• En general, el proceso de fabricación deun transistor CMOS requiere menosespacio que para su similar TTL (tran-sistores bipolares NPN).

• Por otro lado, la estructura de diseño delas compuertas en CMOS requiere unamenor cantidad de componentes35.

• En CMOS se pueden implementar fun-ciones lógicas de manera diferente a las

tradicionales, utilizando compuertas depaso e inversores36.

112255

34Se entiende por densidad de integración a la cantidad de com-ponentes (transistores, resistencias, etc.) que puedenfabricarse en una determinada área de silicio, para implemen-tar un circuito electrónico, ya sea analógico, digital o mixto.

35Un ejemplo simple de visualizar esto es en el caso de uninversor. Para implementar un inversor CMOS de la serieHE4000 se necesitan sólo 4 transistores (la versión conbuffer de salida) mientras que para lograr lo mismo con laserie 74LS de la tecnología TTL se requiere utilizar 5 transis-tores (4 de los cuales son del tipo Schottky que exigen mayorárea de silicio), 4 diodos y 7 resistencias.

36Tal es el caso de diseño de los flip-flop tipo “D” dis-parados por flanco y de las denominadas compuertascomplejas.

Resulta importante que sus alumnosanalicen las hojas de datos de los inte-grados:

• 74LS04 (séxtuple inversor TTL de laserie LS) y

• CD4049UBC (séxtuple inversor de laserie CD4000 de CMOS).

Esta tarea les va a permitir especificarsus diferencias.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 33..11

También puede proponer a los jóvenesprobar, en una placa de pruebas, el cir-cuito integrado TTL de la serie 74LS04 yel de la serie CMOS CD4049UBC, para:

a.Obtener su función de transferencia.b.Medir las corrientes de entrada en

ambos niveles lógicos. c.Medir el consumo total de cada dis-

positivo, con alimentación de 5 V enambos niveles lógicos.

d.Comparar, para cada uno de loschips a analizar, las variaciones que

AAccttiivviiddaaddeess ppaarraa eell aauullaa 33..11

En estas tareas, los alumnos:

a. Verifican que el CMOS tiene margen deruido mayor al TTL.

b. Comprueban la baja cargabilidad quepresenta una entrada CMOS.

c. Concluyen el bajo consumo de CMOS,igual en ambos niveles lógicos.

d. --e. Verifican que, si el nivel de la salida TTL

en alto está por debajo de los 3,5 V, elCMOS interpreta erróneamente ese “1”.En este caso, resulta oportuno conectaruna resistencia de pull-up para verificarque se soluciona el problema37.

En estas tareas, los alumnos:

a. Verifican que las curvas característicasde tensión de salida versus tensión deentrada son diferentes, por lo que el74LS04 no es compatible con la serieoriginal CMOS.

b. Comprueban la mayor rapidez de laserie 74LS.

GGrruuppoo 22:: CCoommppaarraacciióónn eennttrree llaass sseerriieess 7744LLSS,,7744AALLSS ddee TTTTLL yy llaass sseerriieess CCMMOOSS ddee aallttaavveelloocciiddaadd ccoommppaattiibbllee ccoonn CCMMOOSS

CCoonnssuummoo.. El consumo de los dispositivosHC-CMOS en régimen estático es mayorque el consumo de los de la serie CMOSoriginal. No obstante, sigue siendo muypequeño y apto para emplearse en aplica-ciones portátiles.

La serie ALS TTL –si bien consume casi lamitad de potencia que la serie LS TTL– sigueconsumiendo mucho en comparación con laHC-CMOS.

La curva de potencia, en función de la fre-cuencia de operación, es similar a la vista enel grupo 1. En CMOS, la potencia es función

112266

sufre la tensión de salida cuando aun inversor de un chip se leconectan los 5 inversores restantes.

e.Conectar el inversor CD4049UBC a lasalida del 74LS04 y medir el nivel desalida de este último, en el estado alto.

Sus alumnos pueden probar los cir-cuitos integrados CD4049UBC y 74LS04–ambos inversores–, para:

a.Obtener su función de transferencia.b.Comparar los tiempos de respuesta

de cada serie; para esto, inyectanuna señal cuadrada de frecuencia de1 MHz y van aumentándola.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 33..33

37Esto depende de cada compuerta en particular, y puedevariar de chip en chip y de compuerta en compuerta,

aún perteneciendo al mismo integrado. Para realizaresta prueba con más precisión se puede usar un poten-ciómetro de, por ejemplo, 10 kΩ, formando un divisorresistivo conectando un extremo a VDD y el otro a VSS, yel cursor, a la entrada del inversor CMOS. Se varía latensión y se registra cuál es el nivel de tensión límite talque, por debajo de él, el inversor CMOS no reconocebien el “1” (se debe observar que la salida comienza aconmutar de un nivel lógico a otro).

lineal de la frecuencia; en TTL, en cambio, esuna constante.

RRaannggoo ddee tteennssiióónn ddee aalliimmeennttaacciióónn.. Las seriesde alta velocidad CMOS tienen el rango detensión de alimentación reducido, con res-pecto a la CMOS tradicional (serie CD4000).

Se puede observar cómo HC-CMOS puede tra-bajar, ahora, desde los 2 V hasta los 6 V detensión de alimentación, mientras que TTL sigueen un valor inflexible de alrededor de los 5 V.

IInnmmuunniiddaadd aall rruuiiddoo.. En la siguiente tablavemos la comparación entre la LS TTL(74LS) y la HC-CMOS (74HC), ambas para 5V de tensión de alimentación

Se puede observar que el margen de ruido enHC-CMOS sigue siendo mayor que en lasseries TTL 74LS y TTL 74ALS, ya que tene-mos:

Margen de ruido en alto en HC-CMOS:4,44 V – 3,50 V = 0,94 V

Margen de ruido en alto en LS-ALS TTL: 2,40 V – 2,00 V = 0,40 V

Margen de ruido en bajo en HC-CMOS: 1,50 V – 0,50 V = 1,00 V

Margen de ruido en bajo en LS-ALS TTL: 0,80 V – 0,40 V = 0,40 V

En HC-CMOS, el margen de ruido es de 1,0V, mientras que en LS-ALS TTL es de 0,4 V.

No obstante, en la serie CD4000, el margende ruido era aún mayor.

VVeelloocciiddaadd ddee rreessppuueessttaa.. La familia de dispo-sitivos HC-CMOS puede operar avelocidades comparables a las de la serie LS,por lo cual no acercamos tablas comparati-vas. La diferencia en cuanto al tiempo derespuesta respecto de la serie original CMOSse debe a la mejora sustancial en los proce-sos de fabricación de los transistores MOS.

Con respecto a la serie TTL ALS, podemosdecir que ésta presenta, aproximadamente, eldoble de velocidad de respuesta que la serieTTL LS y, por lo tanto, de la HC-CMOS.

Si comparamos, ahora, la serie 74AC con la74ALS, tenemos que la primera es un pocomas rápida que la segunda (alrededor de un30 % mayor).

Por ejemplo, para el chip 74AC00 y74ALS00, los tiempos de retardo son:

112277

Comparación de rango de tensiones de alimen-tación para CMOS de alta velocidad y TTL-LS

El tpLH máximo en [ns] para 74AC es de 8.El tpLH máximo en [ns] para 74ALS es de 11.

El tpHL máximo en [ns] para 74AC es de 6,5.El tpHL máximo en [ns] para 74ALS es de 8,0.

CCaarrggaabbiilliiddaadd.. La siguiente tabla resume losvalores máximos de corrientes de entrada yde salida en ambas tecnologías:

Haciendo un análisis similar al caso de laserie CMOS, una salida LS-ALS TTL puedesoportar hasta 20 entradas de ese mismotipo. En HC-CMOS se puede manejar unorden de magnitud más que en el caso deCMOS estándar; fundamentalmente, debidoa la mejora en los transistores de salida quepueden erogar mayor corriente (10 vecesmás que la serie CD4000).

Por el contrario, la serie 74AC tiene lasmismas características de entrada que la74HC, pero puede manejar 6 veces máscorriente.

Con respecto a la conectividad entre familiaslógicas, tenemos que:

• Una salida TTL LS-ALS puede manejarsin problemas cualquier cantidad razo-nable de entradas HC-CMOS estándar.

• Una salida HC-CMOS puede manejarhasta 10 entradas TTL LS-ALS.

• Una salida AC-CMOS puede manejarsin problemas varias entradas TTL.

DDeennssiiddaadd ddee iinntteeggrraacciióónn.. El análisis es elmismo hecho anteriormente. Las series dealta velocidad CMOS aumentaron aún más ladensidad de integración respecto a la CMOSestándar debido a que los avances tecnológi-cos lograron –y siguen logrando– disminuirel tamaño de los transistores, con lo cual sepuede implementar mayor número de circui-tos en una misma área de chip.

GGrruuppoo 33:: CCoommppaarraacciióónn eennttrree sseerriieess CCMMOOSS ddeeaallttaa vveelloocciiddaadd ccoommppaattiibblleess ccoonn TTTTLL ((7744HHCCTT--AACCTT)) yy llaass sseerriieess TTTTLL 7744LLSS yy 7744AALLSS..

CCoonnssuummoo.. Es análogo a lo que hemos anali-zado en el grupo 2. Podemos citar aquí queexiste una diferencia de consumo entre lasseries 74HCT-ACT y 74HC-AC; las 74HCT-ACT tienen un 30 % menos de consumo quelas 74HC-AC en las mismas condiciones defuncionamiento (tensión de alimentación yfrecuencia de operación).

Por ejemplo, podemos decir que una com-puerta 74HCT consume en 10 MHz a unacorriente de 0,07 mA, mientras que un dis-positivo similar de la serie 74HC consume0,11 mA a la misma frecuencia.

RRaannggoo ddee tteennssiióónn ddee aalliimmeennttaacciióónn.. Es similara lo analizado en el grupo 2.

IInnmmuunniiddaadd aall rruuiiddoo.. Como se puede obser-var en la tabla, las series 74HCT y 74ACTtienen los mismos valores de tensiones deentrada que las series TTL, a fin de poderestablecer una interconexión apropiada entreambas tecnologías.

112288

Los niveles de tensión de las salidas de74HCT y 74ACT siguen siendo compatiblescon la serie CMOS original, lo que hace quelos márgenes de ruido de estos dispositivosCMOS sigan siendo superiores a los de TTL.

VVeelloocciiddaadd ddee rreessppuueessttaa.. La versión ACT –talcomo la AC analizada en el grupo anterior– esmás rápida, inclusive que la 74ALS de TTL.

En la siguiente tabla damos dos ejemplos detiempos de retardo de propagación quecorresponden a dos dispositivos: un bufferno-inversor con Tri-state 74XX244 y un flip-flop tipo “D” 74XX374:

CCaarrggaabbiilliiddaadd.. La serie ACT tiene mayor car-gabilidad, es decir, mayor capacidad decorriente a la salida. Como en todas las ver-siones CMOS, los valores de corriente desalida tanto en estado alto como en bajo soniguales, a diferencia de TTL–donde en elestado alto implica la menor corriente quepuede drenar una salida de este tipo–.

Como ejemplo, damos los valores decorriente de salida que puede entregar uncircuito integrado como el 74XX00 (cuá-

druple nand de 2 entradas) para ambas tec-nologías y subfamilias:

A partir de estas tareas, los estudiantes:

a. Verifican que los CMOS son compati-bles con TTL.

b. Comprueban la baja cargabilidad quepresenta una entrada CMOS.

c. Verifican el bajo consumo de CMOS,igual en ambos niveles lógicos.

112299

Sus alumnos pueden probar los cir-cuitos integrados TTL de las series74LS04 y 74ALS04 y los de la serieCMOS de alta velocidad 74HCT04,74ACT04, y:

a.Obtener su función de transferencia.b.Medir las corrientes de entrada en

ambos niveles lógicos. c.Medir el consumo total de cada dis-

positivo, con alimentación de 5 V, enambos niveles lógicos.

d.Comparar, para cada uno de los chipsa analizar, las variaciones que sufre latensión de salida cuando a un inversorde un chip se le conecta el resto de loscinco inversores faltantes.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 33..44

A partir de estas tareas, los estudiantes:

a. Verifican que las curvas característi-cas de tensión de salida versus latensión de entrada son similares, porlo que el 74HC04 es compatible conla serie original.

b. Comprueban la mayor rapidez de laserie 74HC.

113300

Proponga a sus alumnos probar los cir-cuitos integrados CD4049UBC y74HC04 –ambos, inversores–, para:

a.Obtener su función de transferencia.b.Comparar los tiempos de respues-

ta de cada serie, inyectando unaseñal cuadrada de frecuencia de1 MHz.

AAccttiivviiddaaddeess ppaarraa eell aauullaa 33..55

113311

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Notas de aplicación (en idioma inglés)

wwwwww..aannaalloogg..ccoomm Sitio web de la empresa Analog Devices, fabricante de componentes electrónicos.wwwwww..cchhiippddiirr..oorrgg Sitio web de la organización Chidir. Base de datos para búsqueda de com-

ponentes electrónicos.

Sitios web para descargas y consultas38

38Los sitios que aquí se especifican constituyen sólo una lista parcial y son aquellos en los que el autor ha obtenido infor-mación para la elaboración de este material de capacitación. La omisión de otros no constituye desmedro alguno.

113322

wwwwww..ddaattaasshheeeettccaattaalloogg..ccoomm Sitio web de la empresa Datasheet Catalog. En este lugar se pue-den bajar en forma gratuita hojas de datos de todo tipo decomponentes electrónicos; en particular, de electrónica digital.

wwwwww..eelleeccttrroonniiccoossoonnlliinnee..ccoomm Sitio web de la organización Electrónicos Online, empresacon enlaces sobre electrónica en general y búsqueda decomponentes electrónicos.

wwwwww..ffaaiirrcchhiillddsseemmii..ccoomm Sitio web de la empresa Fairchild, fabricante de componentes electrónicos.wwwwww..iinntteerrssiill..ccoomm Sitio web de la empresa Intersil, fabricante de componentes electrónicos.wwwwww..mmaaxxiimm--iicc..ccoomm Sitio web de la empresa Maxim, fabricante de componentes electrónicos.wwwwww..nnaattiioonnaall..ccoomm Sitio web de la empresa National Semiconductor Corporation, fabricante de

componentes electrónicos.wwwwww..oonnsseemmii..ccoommSitio web de la empresa ON Semi (antes, Motorola Semiconductors), fabri-

cante de componentes electrónicos.wwwwww..oonnsseemmii..ccoomm//ssiittee//ccoonntteenntt//00,,44336677,,11002200,,0000..hhttmm Desde esta página se puede acceder a

hojas de datos y notas de aplicaciónsobre dispositivos lógicos, en “DataBooks/Selector Guide”.

wwwwww..sseemmiiccoonndduuccttoorrss..pphhiilliippss..ccoomm Sitio web de la empresa Philips Semiconductors, fabrican-te de componentes electrónicos.

wwwwww..sseemmiiccoonn..ttoosshhiibbaa..ccoo..jjpp Sitio web de la empresa Toshiba Semiconductors, fabricante decomponentes electrónicos.

wwwwww..sstt..ccoomm Sitio web de la empresa ST Microelectronics, fabricante de componentes electrónicos.wwwwww..ttii..ccoomm Sitio web de la empresa Texas Instruments, fabricante de componentes electrónicos.