s E c . 1 2 - 5 PILA. SUBRUTINAS E INTERRUPCION gs

Direccionamiento indexado: Las instrucciones en este modo con-tienen 3 bytes con los últimos dos conformando una dirección de 16 bits.La parte d-e Ia dirección de la instrucción se agrega al valor presente alma-

""t ádo en el registro índice para obtener la dirección efectiva. El registro

índice se incrementa a menudo o se decrementa para facilitar la ejecuciónde los bucles del programa y tener acceso a tablas de datos almacenadosen la memoria.

Direccionamiento de registro base: Este es similar al modo de di-reccionamiento indexado, excepto que la parte de dirección de la instruc-ción consiste de un número de bits que es menor que el número de bitsrequeridos, para una dirección completa. La dirección efectiva se calculaagregando ei contenido de un registro índice a la dirección parcial en Ia

iñstrucción. El registro usado en el modo se llama a menudo registro base

en vez de registrJíndice. El registro base retiene una dirección base y la

dirección truncada en la instrucción especifica un desplazamiento con res-pecto a la dirección base.

Direccionamiento indirecto: En este modo la parte de la dirección

de la instrucción especifica la dirección donde se almacena la dirección

efectiva. El control Íee la parte de la dirección de la instrucción y la usa

para direccionar la memoriá con el fin de leer la dirección efectiva. La me-

moria debe ser accesada de nuevo para leer el operando si la instrucción es

ü>\ \\¡n sp:*.,ss . R s \r is=t.rsqoii:o &c tis ca<ttcl --ta- {rlqeoión efeotirr a eq

fu áiti".ié" de bifurcación la cual es trasferida al PC '

Direccionamiento indirecto indexado: Este es un modo de direccio-

namiento indirectol e;;"pt" que la parte de dirección de la instrucción se

;;;ñ ;i .o"t""i¿J á"i i"gittlt" índice para d€terminar la dirección donde

sJ aimacena la dirección efectiva en la memoria'-- -- üi"-procesadores específicos emplean varios modos de direcciona-

miento, pero muy ,ur"-urrt. una unidád tiene todos los modos de direccio-

namiento enumerados aquí. Para poder escribir programas para un micro-

computador es necesarió "ono""t-

el tipo de instrucciones disponibles y

ertur total*ente familiarizado con los. modos de direccionamiento usados

en el microprocesador.

12 .5 P ILA, SUBRUTINAS E INTERRUPCION

Una característica útil incluida en la mayoría de los computadores es una

pifu ¿" memoria llamada también lista de último en entrar primero en salir

ii.ifOl. Una pila es un dispositivo de almacenamiento que acumula infor-

mación de tal manera que ei ítem almacenado de último sea el primer ítem

recuperado. La operación de la pila se compara a menudo con una pila de

bandejas. La última bandeja en la pila es la primera que se quita.

una pila es muy útil para una serie de aplicaciones y su organización

conlleva características especiales que facilitan muchas tareas de proce-

samiento de datos. Por ejémplo, una pila se usa en algunas calculadoras

i l 4 DISEÑO DEL SISTEMA DEL MICROCOMPUTADOR

Inserta¡: .tP €.tp + II t lSPl + trggg

Sacar: DBUS * MíSP\S p - S p - I

c A P . 1 2

electrónicas y computadores para facilitar la evaluación de las expresionesaritméticas. su uso.en el mióroprocesador está ¡iri;i i l; i-.u ,o"yoría parael manejo de subrutinas e interrupciones. nn.rtu,.?.i¿;., explica la ope_¡ación de una pila y se -restringe ia discusión " "qr"iü,

ábricaciones encon_tradas en microprocesadores.

P i l a d e m e m o r i a

una pila de memoria es esencialmente una parte de la unidad de memoriaaccesada por una d.irección que siempre se incrementa o decrementa des-pués del acceso de la memoti" pJ t"gi.tro que almacena la direcció; pa;la pila se ltama indicador de..!a pita (,í?) deÉiao; q;;;;";tor indica siem-pre al ítem superior de la pila. Las áos operacion* d"-1"'¡l".on Ia inser_ción y desecho de los ítems. La operación de inserció"-.i ltu,oá ;;;;;;,fryúl v se pu.ede.pensar como el résulrado d; r;ñJ;;,rn"i,rruo írem sobrela parte superior de ia nila. r.a operación de desecio se llaÁa sacor (pop) ypuede pensarse.u--1:l resurtadó de quitar o sacar

"" il.- ¿. -u".i"íuá

i! nila salga. sin embargo nada.se empuja o ." ru"" ar ""u'piru

de memoria.Estas operaciones se simuran incrementando o ¿uar"*"rrándo er registrodel indicador de la pila.se debe tene¡ en cuenta que una pila debe ser colocada dent¡o del mi-croprocesador sin necesidad de referirse a la memorlu. e, ál caso se cons-tlyve.la pila con regisrros y se re llama pira de ,ii¡itiol. ni-tama¡o de unapila de registros se limita por el número de ,"si.t-, q"l éite contiene. unapila de memoria pue.d: ctecet y o"rput to¿o ei..p".iá J"-iru-o.i" si es ne-cesario. se explicará la organi zacíón de la pila á."*i""¿" que ésta resideen la memoria. La misma órganización se aplica a la pila de registros, ex-cepto que las operaciones de invención y áerechá ..

-.¡-*utu" dentro delmicroprocesado¡ sin hacer referencia a la memoria.

La F'igura 12-8 muestra una porción de una unidad de memoria organi_zada como.una pila. El registro indicado¡ a" fu pifulspl-ui_"""rr" un nú_rner. binario cuyo valor es igual a la dirección ¿"r ii"i" q"e*Lsta al presenteen la parte superior de la pira. Tres ítems son armacerrádo. ar presente en

r- DirecciónYm * 4

m * 3

m * 2

m * l

m

Memoria

Indicador dopi la (SP)

Figura l2-8 Operaciones de la pila de memoria

sEc. 12-5 PILA" SUBRUTINAS E INTERRUPCION i lS

la pi la:-A, B y C en direcciones consecut ivas m, rn+ly m+2 respect iva-mente. El ítem C en la dirección rn +2 está en la parte superior de lá pila demanera que SP contenga ahora m + 2. Para quitar el ítem superior se sacaparte de la pila leyendo el item de la direcci6n m * 2 y decrementando sp.El ítem B pasará ahora a la cima de la pila debido a que el sp contiene ladirección m + l. Para insertar un nuevo ítem se empuja la pila aumentandoel sP y escribiendo un nuevo ítem en la parte superior dé la pila. Nóteseque el ítem c ha sido leído pero no ha sido fisicamente removido. Estono importa en lo que respecta a la operación de la pila porque cuando se em-puja la pila se escribe un nuevo ítem en la cima de lá piia independiente-mente de lo que estaba anteriormente.

La posición del indicador de pila en un microprocesador puede encon-trarse en el diagrama de bloque de la Figura l2-5. El sP puede especificaruna dirección para Ia memoria por medio del bus de direccionamiento-. ABUS.Los datos trasferidos a la pila de memoria y al microprocesador pasan através del bus de datos DBUS. Para escribir proposiciones de traslerenciaentre registros significativos para las operaciones de la pila, se asume quelos datos se trasfieren de y al registro A.

La operación de insertar A se define por las proposiciones:

^lP +-- SP * IMlsPl +- A

el sP se incrementa para que se indique al siguiente lugar vacío de la pila.El contenido del registro A se colt¡ca en DBUS, el contenido de sp se

"olocaen ABLls y se inicia la operación de wR (escritura). Esto inserta el conte-nido de A en la cumbre de la pila y el SP indica ese lugar.

La operación de sacor de A se define por medio de las proposiciones:

A <- MlsP).SP<_ SP _ I

El contenido del SP se coloca en ABUS y se inicia una operación de 8D (lec-tura). La memoria lee la palabra es una dirección dada y la coloca en DBUS.El microprocesador acepta la palabra del DBUS y la trasfiere al registro A.El SP se decrementa para que indique el byte de una dirección inferior, elcual estará en la cima de la pila.

Las dos operaciones de insertar y sacar de la pila son (1) un acceso ala memoria por medio del SP y (2) la actualización del SP. Dependiendo dela organización de la pila se determina cuál de las dos operaciones se haceprimero y si el SP se actualiza por medio del incremento o del decremento.En la Figura 12-8 la pila crece pr aum.ento de la dirección de memoria. Lapila puede hacerse crecer disminuyendo las direcciones de memoria comose muestra en la Figura 12-9. En tal caso el SP se decrementa para la opera-ción de insertar datos a la pila y se incrementa para sacar datos. Una pilapuede ser organizada de manera que el SP indique el siguiente lugar uacíopor encima de la pila. En este caso la secuencia de operaciones de actuali-zación del SP y acceso de memoria deben ser intercambiadas. Esta últimaconfiguración fue demostrada en la Figura 10-20 para la pila de registros de-finida en la Figura 10-19.

546 DISEÑo DEL SISTEMA DEL MICROCOMPUTADOR cAP. 12

El indicador de Ia pila se carga con un valor inicial por medio de unainstrucción det tipo trasferencia. Este valor inicial debe ser la dirección dela base de una pila asigrrada en la memoria. De aquí en adelante, el SP seincrementa o decrementa automáticamente en cada operación de insertaro sacar datos de Ia pila. La ventaja de una pila de memoria es que el proce-sador puede referirse a ella sin tener que especificar una dirección ya quela dirección está siempre disponible y actualizada automáticamente en elindicador de la pila. Así, un procesador puede hacer referencia a una pilade memoria sin especificar una dirección. Por esta razón, las instruccionesque incluyen operaciones de pila se llaman de dirección cero o instruccionesimplícitas.

Subru t inas

Una subrutina es una secuencia que contiene en sí instrucciones para eje-cutaq una tarea dada. Durante la ejecución normal del programa, puede serllam'6{a la subrut.ina para ejecutar su función muchas veces en varios pun-tos del programa principal. Cada vez que se llame una subrutina, se ejecutauna bifurcación o salto al comienzo de la subrutina para comenzar a ejecu-tar un conjunto de instrucciones. Una vez se haya ejecutadu la subrutinase hace una bifurcación o salto de regreso al programa principal. Debido aque la bifurcación de una subrutina y el regreso al programa principal esuna operación común, todos los procesadores contienen instrucciones eS-peciales para facilitar la entrada a la subrutina y el regreso.

La instrucción que trasfiere el control a la subrutina es conocida condiferentes nombres. Los nombres más comunes usados son subruüina dettrOmado, subrutina de salto y subrutína de bifurcación. Una instrucción desubrutina de llamado consiste de un código de operación conjuntamentecon la dirección que especifica el comienzo de la subrutina. La instrucciónse ejecuta mediante el logro de dos tareas: (1) El control se trasfiere alcomienzo de la subrutina. (2) La dirección de la siguiente instrucción en elprograma de llamado se almacena en un lugar temporal de manera que lasubrutina conozca a dónde regresar. La última instrucción de cada subru-tina, comúnmente llarnada regreso de la subrutina tras{tere el control a Iainstrucción en el programa de llamado cuya dirección fue almacenada ori-ginalmente en un lugar temporal.

Los microprocesadores usan Ia pila para almacenar la dirección de re-greso cuando se manipulan las subrutinas. Esto se logra insertando la di-rección de regreso a la pila cada vez que se llama una subrutina. La instruc-ción de regreso de la subrutina se logra al sacar de la pila la dirección deregreso que se leerá y se trasferirá al control del programa en esta direc-ción.

La Figura 12-9 demuestra, por ejemplo, el proceso de las llamadas desubrutina y regreso en un microprocesador de 8 bits. Se muestran tres par-tes separadas de la memoria: el programa principal, un programa de subru-tina y una pila de memoria. El computador ejecuta ahora el programa prin-cipal con el PC indicando la instrucción en el lugar 3500. El programa desubrutina comienza en el lugar 2673 y la parte superior de la pila se especi-

--qsEc . 12 -5 PILA, SUBRUTINAS E INTERRUPCION g7

fica por el SP en la dirección 7803. Esto se muestra en la Figura 12-9(a)con todas las direcciones conformadas con valores hexadecimales. La ins-trucción de llamado de subrutina, tiene asociada con ella, una direcciónde dos bytes y cada byte ocupa un lugar de memoria. La última instrucciónde la subrutina en el lugar 2686 tiene un código de operación de la instruc-ción de regreso de la subrutina. La cima de la pila contiene ahora un byte(designado por el hexadecimal 46), pero esto no es tan importante para ladiscusión presente.

La ejecución de la instrucción de la subrutina de llamado en el progra-ma principal se lleva a cabo de la siguiente manera: (1) La dirección aso-ciada con la instrucción (2673) se trasfiere al PC. (2) La dirección de regre-so al programa princrpal (3503) se inserta a la pila. El resultado de estasdos operaciones se muestran en la Figura 12-9(b). El PC indica el lugar2673, el cual es Ia direcdión de la primera instrucción en la subrutina. Ladirección de regreso 3503 se inserta a la pila y ocupa dos bytes de memoria.El computador continúa ahora la ejecución de las instrucciones en el pro-grama de subrutina ya que el PC indica la primera instrucción de la sub-rutina.

Cuando la última instrucción de la subrutina es alcanzada en la direc-ción 2686, el computador ejecuta una instrucción de subrutina de regresosacando los dos bytes superiores de la pila y colocándolos en el PC. La si-tuación se ilustra ahora en la Figura 12-9(c). El PC tiene ahora la dirección3503 y continúa la ejecución del programa principal y el SP regresa a unaposición inicial.

El microprocesador mostrado en la Figura l2-5 ejecuta la instrucciónde llamado de subrutina pasando por cinco ciclos de memoria y seis opera-ciones internas:

IR <- MIPCf , PC <- PC + | leer código de operación

AR(H) <- MlPCl, PC <- PC + | leer el primer byte de la dirección

AR(L)<- MlPCl, PC <- PC + | leer el segundo byte de Ia dirección

sP<-sP - l, M[sP]<-PC(H)

sP<-sP - l, M [sP]<- PC(L)

PC +- AR

IR <- MlPCl, PC <- PC + |

PC(L) +- MlSPl, SP <- SP + I

PC(H) <- MISPI, SP <- SP * r

insertar el primer byte de Ia direcciónde regreso

insertar el segundo byte de la direcciónde regreso

bifurcar a la dirección de la subrutina

leer el código de operacrón

sacar el segundo byte de la dirección

sacar el primer byte de la dirección

La instrucción de regreso de la subrutina se ejecuta con tres ciclos de me-moria y la actualización del PC y el SP:

O N o

€ € a o €r r r r

v oA Ef¡l a

Q aa c !

L X ;

q o Er . 9 íc d t s ¡: ' 9 tó E a

' a c ¡

€ : €; b 3d t¡l b¡o o

O L

o N o

l 6

D¡

¿

9

o

r

al

Iv)

€c l

r

a

O

a

r

.J2

L

a

l,

C ct - /

o 6 h r,m m ó -,

h q vt 6

o o 6 m

€r

I

o

€a l

I

U)

IL

g8

----r

s E c . 1 2 - 5 PILA, SUBRUTINAS E INTERRUPCION gg

La ventaja de usar .una pila para-almacenar la dirección de regreso esque al llamar la subrutina, la dirección de regreso ." i".urtu hacia la pilaautomáticamente y el programador no tiene qüe tratá. á reco.dar la di¡ec-ción donde se almacena Ia dirección de regreso. si se llama otra subrutinapor medio de una subrutina corriente, se inserta la nueva dirección de ¡e_greso,a la pila y así sucesivamente. La instrucción de."gt".o de la subru-tina hace sacar automáticamente de la pila p;r; "bt";;

ra di¡ección deregreso del último programa que ra ilamó. fui, la .;úr;;i"" que existe essiempre la última subrutina que fue llamada.

Inte rru pción

El concepto de interrupción de programa se usa para manipular una varie-dad de problemas que surgen a-raiá de la secueri.i" J"ip."grama normal.La interrupción del programa se refie¡e a la trasferencia de control de unprograma que está trabajando corrientemente a otro programa de serviciocomo resultado de una señal de control generada externañente. una de rasentradas de control en er_microp.o""ruJo, de la Figura-ii-¿ ," denominainterrupción (interrupt). cada móduro de inter"o.r"*rá.r u. "up""

de inte-rrumpir la operación normal de los microprocesadores .u^i.ri.tru.rdo unaseñal en su terminal de entrada de control. La interrup"io' pu"a. ser unarequisición de servicio o un reconocimiento del serviciá realizado anterior-mente por la interconexión.

-considérese por ejemplo, el caso del- m_icrocomputador que está proce-sando un gran volumen de datos, parte de los cualás serán enviados a unaimpresora. El microprocesador p*r-udu enviar un byte á"-¿uto, dentro devarios intervalos de pulso. de reloi, pero ello le podiía to-". al impresor elequivalente de muchos pj]so1de ieró¡ del proceüd;;,;;;;-primir actual_mente el caracter especificado por "i

bytl de datos. -nt

p.o""r"dor podríaentonces permanecer .latentg en espera de qg9 el impresor pueda u"eptu,el siguiente byte de datos. si hay ü.,u

""puóidad de interrupción disponi_ble,.el microprocesador puede

"tr.riu, "" üyte Je J"t"r"ll""go continuarrealizando otras tareas de procesamiento de datos. cuando"el út;;;;esté dispuesto a acepf'ar el siguiente byte ¿e aato. ¿J" p""au hacer unapeticiór de -interrupción por medio de ia entra¿" Jui .oniror de interiuyción. cuando el microprocesador reconozca la interrupciJ", ¿rt" suspendeel programa que está trabajando-al.presente y se bifurca o salta a un pro_grama de. servicio que erviará el siguiente ¡yte ae datos. una vez q"; ."haya enviado el byte ,al impresor, él p.o"".ádo. ."g.".u ul p.ogruma quefue interrumpido mientras que se está imprimiendo e"r caracter.

El procedimiento de interrupción es en principio muy similar a un lla_mado de subrutina, excepto qué l" bifurcaáión "r

in¿iráJu por una señalexterna en vez de una instrucción en el progr"*". Cor"o ln ta subrutinade llamado, una interrupció' almacena lá ai."."".i¿" au'r"ug."uo en la pila.una instrucción de Ilamado de subrutina contiene la dirección de bifurca_ción de la sub¡utinu. gr el,procedimiento de i"t"r..rp"ioirl"tu air"""ión debifurcación para la rutina dé servicio álbu ,u. r;;--i;;;;áa p.r, los mate-riales (circuitos). La forma como un ni.ropro"-"."á;;;.ü" la dirección

II¡¡,

Iüt

,ü

-

55o DISEÑo DEL SISTEMA DEL MICROCOMPUTAOOR CAP. 12

de bifurcación en respuesta a una petición de interrupción varía de unaunidad a otra. En principio hay dos métodos de lograr esto. El uno es l lama-do interrupción uectoríal y el otro interrupción no uectorial. En una inte-rrupción no vectorial, la dirección de bifurcación es un lugar fi jo en la me-moria o se almacena en un lugar fi jo en la memoria. El ciclo de interrupciónalmacena la dirección de regreso del PC a la pila y luego prepara al PC aladirección de bifurcación predeterminada. En una interrupción vectorial,Ia fuente de interrupción en sí misma suministra la información de bifur-cación al microprocesador. Esta información, trasferida por medio de labarra de datos se denominará uector de interrupción- El ciclo de interrup-ción almacena primero la dirección de regreso, contenida en el PC, dentrode la pila. Si el vector de interrupción es una dirección, el microprocesadorlo acepta de la barra de datos y lo trasfiere ai PC. En algunos microproce-sadores se asume que el vector de interrupción es una instrucción de l la-mado de subrutina. El microprocesador acepta Ia instrucción provenientedel bus de datos y la coloca en el registro de instrucción para proceder aejecutarla.

El regreso de la rutina de servicio al programa interrumpido originales similar a un regreso de subrutina. La pila se hace sacar la dirección deregreso almacenada previamente allí para trasferirla al PC.

Un microprocesador puede tener líneas de entrada de interrupción sen-cil las o múltiples. Si hay más fuentes de interrupción que terminales deentrada de interrupción en el microprocesador se procede a conectar a unacompuerta OR dos o más fuentes para formar una línea común para el mi-croprocesador. Una señal de interrupción al microprocesador puede origi-narse en cualquier momento durante la ejecución del programa. Para asegu-rarse que no hay perdida de información, el microprocesador reconoce lainterrupción solamente después de que la ejecución de la instrucción co-rriente se haya completado y si el estado del procesador la garantiza. LaFigura 12-10 muestra una configuración de interrupción vectorial posibie.El diagrama muestra cuatro fuentes conectadas a una OR para conformaruna entrada simple de petición de interrupción. El microprocesador tienedentro de sí un fl ip-flop de habil itación de interrupción (IEN) que puedeser puesto a uno o cero con instrucciones del programa. Cuando IEl/ se po-ne a cero o se borra se desecha la petición de interrupción. Si IEN se ponea uno y el microprocesador está al f inal de la ejecución de una instrucción,el microprocesador reconoce la interrupción habil itando IN?ACK. La f 'uen-te de interrupción responde a INTACK colocando un vector de interrup-ción en DBUS. El f l ip-flop IEN controlado por programa permite al progra-mador decidir si puede usar la facil idad de interrupción o no. Si hay unainstrucción para borrar el f l ip-flop /EN dentro del programa, significa queel programador no quiere que el programa se interrumpa. (IEl/ se borra conla señal de puesta a cero). Una instrucción para poner a uno lEN indica quela facil idad de interrupción será usada mientras que el programa esté enmarcha. Algunos microprocesadores usan un bit de interrupción enmasca-rado en el registro de condición en vez de un flip-flop .IEly' separado.

Asúmase que el vector de interrupción suministrado al bus de datoses una dirección de 8 bits. El microprocesador responde a una requisiciónde interrupción haciendo las siguientes operaciones:

Fuente de interrupción

Vector deinterrupción

Microprocesador

Final deinst¡ucciónde ejecución

errupclo

Habi l i tac iónde interrupción

Reconocimientode interrupción

I . \TACK

(I\TACA')

Figura l2-1O Configuración de la interrupción vectorial

sP<-- sP + l, MIÍP]<- pc(H) empujar el primer byte de la direcciónde regreso

.sP <- sP + l, M[.sP] <- PC(L) empujar el seg'ndo byte de la direcciónde regreso

INTACK <- 1 habil itar el reconocimiento de interrupción

PC(H)<-0, PC(L)<- DBUS trasferir la dirección vector al pC

IEN <_O inhabilitar interrupciones posteriores

De esta manera la fuente de interrupción puede especificar cualquier direc-ción vector entre 0 y 255 para servir como dirección de bifurcación a unarutina de servicio. IEN se borra para inhabilitar interrupciones posterio-res. EI programador puede poner a uno lEN en el programa de áonde esadecuado habilitar interrupciones posteriores.

El regreso de una interrupción es similar al regreso de un subrutina.se sacan valores de la pila y la dirección de regreso se trasfiere al pc.

In te r ru pc ión pr io r i ta r ia

En la anterior discusión, se ha tratado un método para generar una direc-ción vector de una rutina de servicio para interrup;ión. si t

"y solamente

una fuente capaz de solicitar servicio se conoce la fuente de la interrupcióny el programa de se¡vicio puede empezar inmediatamente la rutina de ser-vicio. A menudo, se les permite a muchos dispositivos originar peticiones

551

552 DISEÑo DEL SISTEMA DEL MICROCOMPUTADOR cAP. 12

de interrupción y la primera tarea de una rutina de interrupción es iden-tificar la fuente de la interrupción. Hay también la posibilidad de que va-rias fuentes soliciten el servicio de petición simultáneamente. En este caso,el programa de servicio debe decidir cuál fuente va a servir primero.

El método más común de manipular múltiples interrupciones es comen-zar la rutina de servicio haciendo un sondeo de las interconexiones a fin deidentificar aquella que ha generado la requisición. La rutina de servicioprueba cada fuente en secuencia para buscar si Ia señal de interrupciónestá activada. Una vez se haya identificado una interrupción se descartanlas demás interrupciones hasta que se haya completado una rutina de ser-vicio para una fuente particular.

lJna interrupcíón prioritaria es un sistema de interrupción que esta-blece una prioridad sobre varias fuentes para determinar cuál condiciónse va a setuir primero, cuando llegan dos o más requisiciones simultánea-mente. El establecer la prioridad de las interrupciones simultáneas sepuede lograr mediante la programación o por conformación de los materia-ies. Por el método de la programación hay solamente una dirección vectorpara todas las interrupciones. El programa de servicio comienza en la di-rección vector y sondea las fuentes de interrupción en secuencia. El ordenen el cual se prueban las fuentes determina Ia prioridad de cada peticiónde interrupción. La fuente de mayor prioridad se prueba primero y si suseñal de iñterrupción está activada el control se bifurca a otra rutina deservicio para esta fuente. De lo contrario, se prueba la siguiente fuente enprioridad y así sucesivamente. Así, la rutina de servicio inicial para todaslas interrupciones consiste de un programa que prueba las fuentes de in-terrupción en secuencia y que se bifurca a una de las muchas rutinas deservióio. La rutina de servicio particular alcanzada pertenece a la fuentede mayor prioridad dentro de todas las fuentes que pueden interrumpir elprocesador.

Las técnicas de programación pueden, en teoría, manipular cualquiernúmero de fuentes de interrupción o cualquier nivel de prioridad sofistica-da. En la práctica, si hay muchas fuentes de requisición de interrupción,el tiempo rlquerido para sondearlas puede exceder al tiempo disponible pa-

ta setui. el dlspositivol/O, con el fin de buscar la interrupción apropiada.En esta situación, una unidad externa de interrupción prioritaria confor-mada con materiales puede usarse para aligerar el proceso.

Una unidad de interrupción prioritaria conformada con materiales fun-ciona como una encargada de todo en un conjunto con sistema de interrup-ción. Esta acepta peticiones de interrupción de muchas fuentes, determinacuál de las requisiciones entrantes es la de mayor prioridad y envía unainterrupción al procesador basada en esta determinación. Para mejorar lavelocidad de la operación, cada fuente de interrupción tiene una direcciónvector propia para accesar directamente a su propia rutina de servicio' Deesta manera, no se necesita sondeo debido a que todas las decisiones seestablecen en la unidad de interrupción prioritaria conformada con mate-r iales.

El circuito que configura la función de prioridad conformada con mate-riales es un codífícador de prioridad. La lógica de este codificador es talque si llegan dos o más niveles de entrada al mismo tiempo, entonces Ia

sEc. 12-5 p tLA, SUBRUT|NAS E |NTERRUPCION 55:

entrada que tenga la mayor prioridad será la primera. La salida de un co-dificador de prioridad genera una dirección parcial para que el vector deinterrupción suministre la dirección de bifurcación. La tabla de verdad deun codificador de prioridad de cuatro entradas se da en la Tabla l2-4. Las{ "n.

la tabla designan las condiciones de no importa. La entrada .Ie tienela prioridad mayor; de manera que dependiendo der valor de las otias en-tradas, cuando esta entrada es 1 la salida genera la direcciórr ry:00. rrtiene el siguiente nivel de prioridad. La salida es 01 si It : I y sl se tiene1o :0, independientemente de los valores de las otras dos entradas de me-nor prioridad. La dirección parcial para 12 se genera solamente si las en-tradas de mayor prioridad son 0 y así sucesivamente de manera decrecien-te en la gama de prioridades. Los niveles de prioridad dicen si las entradasde menor nivel generan sus propias direcciones parciales solamente si to-das las entradas de mayor orden no están solicitando servicio. Una peticiónde interrupción R es generada por el microprocesador solamente cuando unao más entradas solicitan una interrupción. Si todas las entradas son cero,la salida B se convierte en 0 y la dirección parcial no será significativa por-que no será usada por el microprocesador. Comúnmente un microprocesádo.no tiene más de cuatro fuentes de interrupción. Un codificador dé prioridadcon ocho entradas, por ejemplo, generará una dirección parcial de ires bits.-. L?.dirección parcial que sale del codificador se nrá p".u conformar la

dirección vector para cada fuente de interrupción. po¡ ejemplo, la direcciónvector entregada al bus de datos después de un ¡econocimiento de interrup-ción puede ser de la siguiente forma:

000xy000

donde r y y son los bits de entrada del codificador de prioridad. Los bitsparticulares ry trasferidos pertenecerán a Ia fuente de interrupción de ma-yor prioridad. Mediante este procedimiento el codificador de prioridadpuede.especificar una de cuatro direcciones de bifurcación posibles. Cadadirección vector especifica la dirección de comienzo de una rutina de ser-vicio de 8 bytes en los 32 bytes inferiores de Ia memoria.

Tabla l2-4 Tabla de verdad del codificador de prioridad

Entrada

(Fuente deinterrupción)

Salidas

:I

i

I3I2Io I l

(Direcciónparcial)

x y

(Petición deinterrupción)

R

PILA, SUBRUTINAS E INTERRUPCTON

IIII

0

X X XI X X0 l x0 0 10 0 0

I

0000

0 00 tl 0l l

X X

t-

1 2 - 6 O R G A N I Z A C I O N D E L A M E M O R I A

Un microprocesador debe comunicarse con las memorias RAM y ROM paraIeer 1' escribir información binaria tal como instrucciones, datos y direccio-nes. El tamaño de la memoria adjunta al microprocesador depende delnúmero de inst¡ucciones y bytes de datos, necesarios para una aplicaciónparticular. Un microprocesador puede tener un bus de direcciones con 16líneas para acomodar 64K bytes de memoria. En muchas aplicaciones, lacantidad de memoria necesaria puede ser menor que 64K bytes. Las pas-til las RAM y ROM vienen en una gran variedad de tamaños y las pastillasindividuales deben interconectarse para formar el tamaño deseado de me-moria.

Past i l las RAM y ROM

Una pastilla RAM es más adecuada para comunicarse con el microprocesa-dor si tiene una o más entradas de control para seleccionar y habilitar launidad bajo pedido. Una característica conveniente es un bus de datos bi-direccional para evitar el agregar separadores del bus externos entre laRAM y el bus de datos. El diagrama de bloque de una pastilla RAM adecua-da para las aplicaciones de microcomputador se muestra en la Figur{12-11.La capacidad de la memoria es 128 palabras de 8 bits cada una. Esta requie-re una dirección de 7 bits y un bus de datos bidireccional de 8 bits. Lasentradas de lectura y escritura especifican la operación de memoria y losdos terminales de entrada de control para la selección de pastillas (CS)

Selector 1 de pastilla

Selecto¡ 2 de pastilla

Lectu¡a

Escritu¡a

Di¡ección de 7 bits

Bus de datos de 8 bits

CSI CS2 RD WR

Diagrama de bloque

Función de memoria

(a)

0 0xxI X X0 0 00 0 10 l xI X X

Estado del bus de datos

Alta impedanciaAlta impedanciaAlta impedanciaIntroducir datos al RAMSaca¡ datos de la RAMAlta impedancia

ft) Tabla de función

Figura l2-11 Pasti l la RAM típica

csl

astD n l l 8 x 8

RAM

WR

AD7

InhibirInhibirlnhibirEsc¡ibi¡Lee¡Inhibir

5g

sEc . 12 -6

son para habil i tar la pasti l ia : .911T":t" cuando ésta es selecccionada ¡rcr e'

microprocesador' La áitp""i¡ifiaad de- más de una entrada de control para

seleccionar la pastilla ^f"a'ciil;;

l;á"""dificación de las líneas de direcciones'

cuando se usan t"t;;.;;;irr"t ""

el microcomputador' Las entradas de

lectura y escritura .. .oilul.,un algunas_ veces en una sola línea denomina-

da R/W. Cuando .. ';i;;;i;;; ü"pastilla' los dos estados binarios de esta

i;;; '";;.ifican las dos operaciones de lectura v escritura'

La tabra de tunJi"o'n"iriu¿u en Ia Figura r2-1r(b) especifica la opera-

ción de la pastilla nlil.- L^ unidad "rtí

,n operación solamente cuando

cs1:1y csz : u . i " ^uu . r r .o locada enc ima de la segunda var iab le de se-

Iección indica o,r. ,-tu-

""i."¿" está habilitada cuando ésta es 0. si las

entradas de seieccró" a" i"- p"stil la no se habilitan o si éstas son habili-

tadas pero las entradas de léctura y escritura' la memoria se inhibe y su

bus de datos estaru .n un estado de al ta impedancia' Cuando CS1:1 y

e-SZ:0 se puede .oio.u. la memoria en un modo de lectura o escritura'

cuando wR está h";;lir"d".-la memoria almacena un byte del bus de datos

en el lugar especitrcado por las líneas á" ""ttuau

de la dirección. cuandp

se habirita tu.r,,r"jJ:ñd.l .ont.rriao Jettyte seleccionado se coloca en el

bus de datos. I_". ..iui". a. nb y wR "o.rt.ótu"

la operación de la memoria

de la misma forma ;;;1".-*p"iadores á.t ¡"t asociados con el bus de da-

tos bidireccional.Una past i l la RO\f se Lr¡ganiza externamente de una manera simi lar '

Sin embargo comc, """"'nófj

!. pu.a. tlet totatttente, el bus de datos puede

solamente ser un ;;t' 'Jt =uitdu Et Jiugtu,Ina.de bloqu^e-de una pastilla

ROM se muestra ;;; i;.::;-il r:.. Para" el mismo tamaño de pastilla es

posible tener mas b;;.;; l iólr que de RAM porque las celdas binarias ex-

l"-us en Ia RO\l ocupan Eenos t'put¡-q"á i" ü n¡u' Por esta razón el

diagrama especihca -tí"

nOff ¿e ;iU byies' mientras que la RAM tiene

solamente 128 b¡'te=Las nueve l ineas de ci ' recc:on en Ia past i l la ROM especif ican uno cual-

quiera de los srz ut ie=-".-" , t"udo^t " t ' ! l lu ' lgdot

terminales de entrada

de selección de pa*i i l ia ieoe: ' ser CS 1: 1 y eg' :0 Ra¡a queopere la uni-

dad. De lo "o.,t.".io.

el bus cie ciatos estará en un estado de alta impedan-

cia. No huy ,,".".iJ"J;;; .j. .o,-,rtot de lectura o escritura debido a que

la unidad puede Ieer s..,ia..e:'re' A..r. cuando se habilita la pastilla median-

t e l a s d o s e n t r a d a s d e s e ' e c c : o : l ' á P 8 r € c e e n e l b u s d e d a t o s e l b y t e s e l e c -cionado por las l Íneas de ci : :eccion'

Selector 1 de Pa.st i l la

Selector 2 de Past i l ia

Dirección de 9 bi ts

F igu ra l 2 -12 Pas t r l l a RO\1 t iP t ca

de datos de 8 bits

M a p a d e d i r e c c i o n e s d e m e m o r i a

El diseñador de un sistema de microcomputador debe calcular la cantidad

cle memoria necesaria para una aplicación particular y asignarla a la RAM

o a la ROM. La interünexión entre la memoria y el microprocesador se es-

tablece entonces de acuerdo al tamaño de la memoria necesaria y el tipo

ár p"rtiir". RAM y RoM disponibles. El direccionamiento de la memoria

;;.á; ser establecido po, medio 9-" "lu tabla que especifique la dirección

á. -"*o.iu asignada a cada pastilla. La tabla llamada mapa de direcciones

de memoria es una ,"pr"tenta"ión ilustrativa del espacio de direcciones

asignado para cada pastilla en el sis-tema.para demostrario con un ejemplo, asúmase que el sistema microcompu-

tador necesitabl2bytes de RAM t 512 bytes de ROM. Las pastillas RA!!

y ROM que se van a usar se esplcifican en las Figuras 12-71 y 12-12. El

Lupá ¿. dirección de memoria para esta config'ración se muestra en la

f"üt" 12-5. La columna de componente especifica si se usa una pastilla

nÁU o ROM. La columna de dlrección héxadecimal asigna un rango de

ái]"."io"". equivalentes hexadecimales para cada pastilla. Las líneas del

bus de direcciones se listan en la tercerá columna. Aunque haya 16 líneas

en el bus de direcciones, la tabla muestra solamente 10 líneas porque las

otras 6 no Se usan en este ejemplo y se asumen como cero' Las pequeñas r

¡"¡"-f"" líneas del bus de áireóciones designan aquellas.líneas que deben

sei conectadas a las entradas de direcciones de cada pastilla. Las pastillas

RAM ti".r.n 128 bytes y necesitan 7 líneas de dirección. La pastilla ROM

tiene b12 bytes y tr"."rltu 9 líneas de direccién. La r se asigna siempre a

las líneas ael ¡us de menor orden: líneas t hasta ? para la RAM y líneas 1

h;á o para la RoM. Es necesario distinguir ahora_entre cuatro pastillas

RAM asignando a cada una direcciones diferentes. Para este ejemplo par-

ticular sJ e.coge¡ las líneas del bus 8 y 9 para representar cuatro condi-

ciones binarias diferentes. Nótese que se puede escoger cualquier otro par

de líneas de bus sin usar, para este propósito. La tabla muestra claramenteq.re la. 9 líneas del bus á" -rr,or orden constituyen un espacio de memoria

"n tu R{IVÍ igual a n :|L2bytes. La distinción entre Ia dirección de la RAM

y la ROM .é hu"" con otra iínea de bus. Para este propósito se escoge la li-

nea 10. cuando la línea 10 es 0, el microprocesador selecciona una RAM y

cuando la línea es 1 éste selecciona la ROM.

Tabla l2-5 Mapa de dirección de memoria para el microcomputador

Bus de dirección

Componente

Dirección

hexadecimal 1 0 9 8 7 6 5 4 3 2 1

RAM IRAM 2RAM 3RAM 4ROM

0000-007F0080-00FF0100-017F0180-0lFF0200-03FF

0 0 x x x x0 l x x x xl 0 x x x xl l x x x xx x x x x x

0000I

x xx xx xx xx x

xxxx

556

sEc . 12 -6 oRGAN|ZAC|ON DE LA MEMORTA 557

La dirección hexadecimal equivalente para cada pastilla se obtienemediante la información contenida en Ia asignación del

^bus de direcciones,

Las líneas del bus de direcciones se subdividen en dqs grupos de cuatrobits cada uno, de manera que cada grupo puedu .". ."p.:"sentado con undígito hexadecimal. El primer dígito h-exádecimal repiesenta las líneas1.s-t0 v es siempre cero. El siguiente dígito hexadecünal ,eprrserrta laslíneas 9-12 pero las líneas 17 y 12 son siempre 0. El rango de direccioneshexadecimales para cada componente se determina p".u lu. r asociadascon éste. Estas r representan un número binario qu-e puede variar entretodos ceros y todos unos.

Conex ión de la memor ia a l m ic roprocesador

Las pastillas RAM y RoM son conectadas al microprocesador a través debuses y de direcciones. Las líneas de menor orden en el bus de direccionesseleccionan el byte dentro de las pastillas y otras líneas dentro del bus dedirecciones seleccionan una pastilla particular por medio de las entradasde selección de las mismas. La conexión de las pastillas de memoria al mi-croprocesador se muestra en la Figura 12-13. Esta configuración da unacapacidad de memoria de 512 bytes de RAM y 512 bytes de RoM. Esta con-figura el mapa de memoria de la Tabla 12-5. cada RAM recibe los T bits demenor orden del bus de direcciones para seleccionar uno de los 12g bytespasables. La pastilla RAM específicamente seleccionada se determina apartir de las líneas 8 y 9 del bus de direcciones. Esto se hace por medio deun decodificador de 2x4 cuyas salidas van a las entradar ósl en cadapastilla de RAM. Así, cuando las líneas de dirección 8 y 9 son iguales a 00,se selecciona la primera pastilla RAM. Cuando 01, se selecciona la segun-da pastilla y así sucesivamente. Las salidas RD y wR del micropro"".ádo.son aplicadas a las entradas de cada pastilla RAM.

La selección entre la RAM y la RoM se logra por medio de la línea debus 10. Las RAM son seleccionadas cuando el

"¡it en esta línea

". o v ru,

RoM cuando este bit es 1. La otra entrada de selección de pastilla én laRoM se conecta a la línea de control RD paru que se habiliie la pastillaRoM solamente durante la operación de lectura.^Las líneas del bus 1-g seaplican a las direcciones de entrada de la RoM sin pasar por el decodifi-gqdgs. Flste asigna las di¡ecciones 0-511 a la RAM y stz

" 1023 a la RoM.

El bus de datos de la RoM tiene solamente capacidad de salida mientrasque el bus de datos conectados a la RAM p.reá" trasferir información enambas direcciones.

_ El ejemplo mostrado es una indicación de la complejidad que puedeexistir entre las pastillas de memoria y el microp.o."."do.. Entre'mrís pas-tillas se. conecten se requieren más decodificadoies externos para seleccio-na¡ las pastillas. El diseñador debe establecer un mapa de memoria queasigae direcciones a las diferentes pastillas de las cuales se determinun i".conexiones necesarias. Como los microprocesadores se comunican tambiéncon unidades de interconexión es necesario de la misma manera asignardirecciones a cada interconexión. La comunicación entre el microproc"esa-dor y la interconexión se discute en la siguiente sección.

F

Busdedirecciones Microprocesador

l ó - l I l 0 9 8 7 _ t R D W R

Decodificador

3 2 1 0

cil

csil r R " R ^Ku R-t i

uaros

h,R

A D 7

cslcs:

l t ! " n -¡tu IAM ;

Datos

WR

A D l

cslCTJRD l,f; ! o"t*hJR

A D 7

cslcS2R D 1 2 8 x 8 ¡ u ¿ o .

RAM 4WR

AD7

cstCN1 5 1 2 x 8I nouI eos

)

558

Figura 12-13 Conexión de la memoria al microprocesador

I N T E R C O N E X I O N12 -7 DE ENTRADA-SAL IDA

Una pastilla de interconexión es un componente LSI que provee el enlacede interconexión entre un microprocesador y un dispositivo I,/O. Cuandoestá en el modo de salida de datos, la interconexión recibe información bi-naria del bus de datos al ritmo y modo de trasferencia del microprocesadory la trasmite a un dispositivo externo al ritmo y modo de trasferencia deldispositivo. La interconexión se comporta de manera similar en el modo deentrada de datos, excepto que la dirección de trasferencia está en la direc-ción opuesta. Una interconexión consiste de un número de registros, lógicade selección y circuitos de control que configuran las trasferencias reque-ridas. La lógica de interconexión se incluye a menudo dentro de una pasti-lla RAM o ROM para proporcionar un componente LSI que incluya condicio-nes de memoria e interconexión dentro de una pastilla de CI.

La mayoría de los componentes LSI pueden ser programados para aco-modar una variedad de combinaciones de modos de operación. El micropro-cesador, por medio de instrucciones de programa, trasfiere un byte a unregistro de control dentro de la unidad de interconexión. Esta informaciónde control coloca la interconexión en uno de los modos posibles disponiblespara un dispositivo particular, al cual está unida. Cambiando el byte decontrol es posible cambiar las características de la interconexión. Por estarazón las unidades de interconexión LSI se llaman a menudo programables.Las instrucciones que trasfieren la información de control a una interco-nexión programable son incluidas en un programa de microcomputador ypueden iniciar la interconexión para un motio particular de operación.

Los fabricantes de microprocesadores complementan sus productos conun conjunto de pastillas de interconexión adecuadas para la comunicaciónentre el microprocesador y una variedad de dispositivos de entrada y sa-lida normalizados. Los componentes de interconexión se diseñan usualmen-te para operar con un bus del sistema microprocesador particular sin ningu-na lógica adicional diferente de la decodificación de direcciones. Hay unavariedad de componentes de interconexión de uso comercial y cada unopuede ser clasificado en una de las cuatro categorías:

Una interconexión periférica en paralelo trasfiere datos entre elmicroprocesador y el dispositivo periférico.

Una interconexión de comunicación en seríe convierte los datos enparalelo del microprocesador a datos en serie para la trasmisión yconvierte los datos en serie entrantes a datos en paralelo para serrecibidos por el microprocesador.

Una interconexión dedicada especial es construida para comuni-carse con un dispositivo particular de entrada y salida o puede serprogramada para operar con un dispositivo particular.

Una interconexión de acceso directo de memoria (DMA) se usa paratrasferir datos directamente entre un dispositivo externo y la me-moria. Los separadores del bus en el microprocesador son inhabili-

1 .

2 .

ó .

4 .

559

560 DtsEño DEL STSTEMA D€L MTCROCOMPUTADOR cAP. 12

lados y pasan al estado de alta impedancia durante la trasferenciaDMA.

Las unidades de interconexión comerciales pueden tener nombres di-ferentes que los que aquí se listan. Más aún, las características internas yexternas varían considerablemente de una unidad comercial a otra" En estásección, se discuten las características comunes de los componentes deinterconexión y se explican en términos geDerales los diferentes modos detrasferencia que tienen. La trasferencia de acceso a la memoria se discuteen la siguiente sección.

Comunicac ión con e l m ic roprocesador

Los grandes computadores usan muy a menudo buses separados en el cpupara comunicarse con la memoria y la interconexión l/O.lJn bus I,/O delos grandes computadores consiste de un bus de datos y uno de direccio-nes similar al bus que se comunica con la memoria. El bus de datos I/otrasfiere los datc¡ a los dispositivos exte¡nos y viceversa y el bus de di-recciones I/O st usa para seleccionar un dispositívo I/O particular através de su interconexión. El número de líneas de direcciones en un busI,/o es menor que un bus de memoria porque hay un menor número deunidades I/O paru seleccionar que palabras en un sistema de memoria.

un microprocesador tiene un límite para el número de terminales quepueden ser acomodados dentro de una pástilla de CI. No hay suficieniespatillas en una pastilla de microprocesadores para suministrar buses sepa-rados para comunicarse separadamente con la memoria y el l/O.Invaria_blemente todos los microprocesadores usan un sistema de bus común paraseleccionar palabras. de.memoria y unidades de interconexión. Si una pas-til la de interconexión tiene un número de registros, cada uno se seleccíonapor medio de sus prop, as direcciones de la misma manera que se seleccionauna palabra de memoria. El bus del microprocesador no distingue entre unregistro de interconexión y una palabra áe -emoria. Es responsabilidaddel usuario, por medio de instrucciones del programa, especificar la direc-ción apropiada que seleccione uno u otro. Háy áos *a.tetas de asignar lasdirecciones para seleccionar los registros de memoria e interconexión. unmétodo es el llamado I/O con mapa de memoria y el otro es el llamadoI /O a is lado.

En el método I,/o con mapa de memoria, el microprocesador trata elregistro de interconexión como parte del sistema de memoria. La direcciónoriginada para los registros de interconexión no puede ser usada para pa-labras de memoria, reduciendo así el espacio de memoria disponible. En unaorganización l/o con mapa de memoria no hay instrucciónes de entraday salida-porque el microprocesador puede manipular los datos l/o qie¡esiden en los registros de interconexión con las mismas instruccion"* qu"se usan para manipular los lugares de memoria. Cada interconexión se ór-ganiza como un conjunto de registros que responden a los comandos delectura y escritura en el espacio de direóción nbrmal del microprocesador.Típicamente se reserva un segmento del espacio de direcciones total paralos registros de interconexión pero en general pueden estar localizados en

sEc. 12-7 INTERCONEXION DE ENTRADA-SALIDA 561

cualquier dirección, siempre y cuando no haya una palabra de rnemoriaque corresponda a esa dirección"

La organización de los I,/o con rnapa de memo¡ia es conveniente parasistemas que no necesiten espacio disponible de memoria de las líneas delbus de direcciones. un microprocesador con un bus de datos de 16 bits,que requiere una memoria menor que 32K puede usar otras 32K direccionesdisponibles del bus para accesar los registros de la interconexión. Una con-figuración específica para un I/O con mapa de memoria puede configu-rarse modificando ligeramente las conexiones de dirección mostradas en laFigura 12-13. La línea de dirección 11 del diagrama no se usa para accesarla memoria. Se dejará ahora que esta línea distinga entre la memoria y lainterconexión, de manera que cuando el bit de la línea sea 1, el bus de di-recciones seleccione una memoria de palabra y cuando el bit sea 0 seleccio-ne un registro de interconexión. Para lograr esta nueva condición se debeaplicar a una compuerta AND cada línea que va al CS 1 en las RAM y ROMde la Figura 12-13 con el bit de la línea 11 de dirección. Las entradas de se-lección de pastilla de todas las unidades de interconexión deben estar con-dicionadas al valor del complemento de la línea 11, adem¡ís de la direcciónasigrrada.

con la organización del l/o aislado, el microprocesador especifica ensí mismo cuando la dirección en el bus de direcciones es para una palabrade memoria o para un registro de interconexión. Esto se hace por medio deuna o dos líneas de control adicionales que se fabricarr con el microprocesa-dor. Por ejemplo, un microprocesador puede tener una línea de control desalida marcada M/Io. cuando Milo:1 esto significa que la direccióndel bus de direcciones es para una palabra de memoria. Cuándo M/IO:0,la dirección es para un registro de interconexión. Esta línea de control debeser conectada a las entradas de selección de RAM, ROM y de las pastillasde interconexión, de la misma manera que la línea 11 del bus fue conectadaen el ejemplo previo para el caso del l/O con mapa de memoria.

En la organización l/O aislada, el microprocesador debe entregarinstrucciones de entrada y salida diferentes y cada una de ellas debe aso-ciarse con una dirección. Cuando el microprocesador busca y decodifica elcódigo de operación de una instrucción de entrada y salida, éste lee la di-rección asociada con la instrucción y la coloca en el bus de direcciones. Almismo tiempo hace la línea de control M / IO igual a 0 para informar a loscomponentes externos que esta dirección es para una interconexión y nopara la memoria. Asi, durante un ciclo de búsqueda o un ciclo de ejecuciónde referencia de memoria, el microprocesador habilita el control de lecturao escritura y lleva la línea M/IO a 1. Durante la ejecución de una instruc-ción de entrada o salida, el microprocesador habilita el control de lectura oescritura y lleva la línea M /IO a 0.

El método I,/O separado, aísla la memoria y las direcciones l/O demanera que no se afecte el espacio de memoria por la asignación de la direc-ción de la interconexión. Debido a este aislamiento, todo el espacio dedirecciones disponible por el bus de direcciones, no es afectado por el direc-cionamiento de la interconexión, como en el método de I,/O con mapa dememoria.

In te rconex ión per i fé r ica en para le lo

una interconexión periférica en paralelo es un componente LSI que pre-senta un camino para trasferir información binaria en paralelo éntré elmicroprocesador y el di,qpositivo periférico. una pastilla de interconexióncontiene normalmente dos o más puertos I/O qúe se comunican con unoo más dispositivos externos y una interconexión sencilla para comunicarsecon el sistema del bus del microprocesador. El diagrama'de bloque ar rrrr"rnte¡conexión periférica típica_en paralelo .. -rr".t." en la Figr.rra l2-r4.Este consiste de dos puertos. cada puerto tiene dos registros, un bus I/ode 8 bits y un pa( de l(neas denorninadas üe entoce. Li operación a\mace-nada en el registro de control especifica el modo de operació" det p""rlá.El puerto del registro de datos se usa para trasferir dátos al bus dé datosy al bus I / O y viceversa.

La interconexión se comunica con el microprocesador a través del busde datos, el selector de pastilla y el control de lectura,/escritura. se debeagregar un circuito externo (usualmente una compuerta AND) para detec-tar -la dirección asignada a la interconexión. EstL circuito habilita Ia en_trada de selección de la pastilla cuando se selecciona la interconexión pormedio del bus de direcciones. Las dos entradas de selección del registror?s 1 y RS 2 se conectan usualmente a las líneas de menor orden del b"us de

Busde datos

RI)

h,R

ln terrupción <

Puestaa cero

Líneas de enlace

Líneas de enlace

Registro seleccionado

Ninguno - El bus de datos en alta impedanciaRegistro de datos puerto ARegistro de control puerto ARegistro de datos puerto BRegistro de control puerto B

X X0 00 ll 0l l

F igura l2 -14

562

Registro dedatos puerto;1

Selector depast i l la ycontrol delecturaT/

escr i tura

Diagrama de bloque de la inte¡conexión periférica en paralelo

SEC. 12-7 INTERCONEXION DE ENTRADA-SALIDA 563

direcciones. Estas dos entradas seleccionan uno de los cuatro registros enIa interconexión, como se explica en la tabla que acompaña el diagrama. Elcontenido del registro selector se traslada al microprocesador por mediodel bus de datos cuando se habil ita la entrada RD. El microproceiador car-ga un byte al registro seleccionado por medio del bus de datos cuando sehabil ita la entrada wR. La salida de interrupción se usa para interrumpiral microprocesador y la entrada de reposición es para pone. a cero la inter-conexión una vez que se suministre potencia.

El microprocesador inicia cada puerto trasfiriendo un byte a su re-gistro de control. Al cargar los bits adecuados a un registro de control en lainiciación del sistema, el programa puede definir el modo de operación delpuerto. Las características del puerto dependen de las unidades comercia-les usadas. En la mayoría de los casos, cada puerto puede ser l levado a unmodo de entrada o salida. Esto se hace al trasferir los bits en el registro decontrol que especifican la dirección de trasferencia en los separadores delbus que accionan el bus I,/O bidireccional. En adición, el puerto puedehacerse funcionar en una variedad de modos de operación. Los tres modosde operación encontrados en la mayoría de las pasti l las de interconexiónson:

1. Trasferencia d i recta s in l ínea de enlace.

2. Trasferencia con enlace.

3. Trasferencia con enlace usando interrupción.

Una interconexión se l leva al modo de trasferencia directa cuando eldispositivo conectado al bus l/o está siempre l isto para trasferir infor-mación. Las líneas de enlace no se usan en este modo y algunas pasti l lasde interconexión tienen un modo de programación para convertir estas lí-neas en líneas de trasferencia de datos. La trasferencia directa puede ope-rar en un modo de entrada o salida. En el modo de entrada una ope.aciónde lectura trasfiere el contenido del bus l/O aI bus de datos del micropro-cesador. En el modo de salida, una operación de escritura trasfiere el óon-tenido del bus de datos al registro de datos del puerto seleccionado. El byterecibido se aplica entonces al bus l/o. Las trasferencias de entradá osalida directas son úti les solamente si los datos valederos pueden residiren el bus I,/O por un tiempo largo, comparado con el t iempo de ejecuciónde la instrucción en el microprocesador. Si los datos I,/o pueden ser va-lederos por un corto tiempo, la interconexión debe operar en el modo deenlace.

Las líneas de enlace son usadas para controlar la trasferencia entredos dispositivos que operan asincrónicamente entre sí, es decir cuando nocomparten un reloj común. El enlace es un proceso usado comúnmente y noestá restringido para hacer interconexión con pasti l las solamente. Dos lí-neas de enlace, conectadas entre un dispositivo fuente y uno de destino,controlan las trasferencias informándose entre sí de la condición de la tras-ferencia por medio del bus común. El dispositivo fuente informa el destinopor medio de una de las líneas de enlace cuando se tiene información vale-dera en el bus. EI dispositivo de destino responde inhabil itando la segundalínea de enlace cuando ha sido aceptada la información del bus. La Fizuru

5 & D I S E Ñ O D E L S I S T E M A D E L M I C R O C O M P U T A D O R C A P . 1 2

12-l-1 muestra dos líneas de enlace en cada puerto. una es una línea de sa-lida ¡' la otra de entrada. Es costumbre referirse a estas líneas con símbo-los. pero los símbolos adoptados son siempre distintos en las diferentesunidades comerciales. Debido a la variedad de símbolos usados para desig-na¡ esas líneas, se prefiere no adoptar un símbolo sobre otro sino referirs-ea las dos líneas como la línea de enlace de salida o entrada. La línea deenlace de entrada pondría a uno un bit en el registro de control dentro dela interconexión. Este bi t será l lamado indicador, teniendo en cuenta queel registro que retiene el bit indicador (el registro de control en este caso)puede ser leído por el microprocesador para comprobar la condición de latrasferencia. El bit indicador se bo¡ra automáticamente en la interconexióndespués de una operación de lectura o escritura asociada con el correspon-diente registro de datos.

La secuencia de enlace detallada para una pastilla comercial de inter-conexión se especifica con el diagrama de tiempo que acompaña las especi-ficaciones dei producto. Debido a la varied"á ¿é procedímientos que seencuentran en la práctica, sería mejor explicar el rnétodo de enlace en tér_minos generales, sin preferencia por un método específico. La trasferenciacon enlace depende de si el puerto está en el modó de entrada o salida deinformación.

E' el modo de enl¿ce de salida, el microprocesador escribe un byte enel registro de datos del puerto de interconexión. La interconexión hábilitala línea de enlace de salida para informar al dispositivo externo que un bytevaledero- está disponible en el bus I,/o. cuándo el dispositivo externoacepta el byte del bus l/O, éste habilita la línea de enlace de entrada. Ellopone a uno el bit indicador en el registro de control. El microprocesadorlee el registro que contiene el bit indicador para determinar si la trasfe¡en-cia fue completa. si es así, el microprocesadór puede escribir un nuevo byteal registro de datos del puerto de lnterconexión. Al escribir datos en unpuerto dado se borra automáticamente el bit indicador asociado con la tras-ferencia de salida. El proceso puede repetirse para dar salida al siguientebyte.

En el modo de enlace- de.entrada, el dispositivo externo coloca un byteen el bus r/o y habilita la línea de enlace áe la entrada de interconexián.La interconexión trasfiere el byte a su registro de datos y pone a uno unbit indicador en el registro de control. El- microprocesadár lee el registroque contiene el bit indicador para determinar si ie requiere una trasferen_cia de entrada. Si se pone a uno el bit indicador, el ,rri".opro.".ador lee elbyte del registro de datos del puerto y borra el bit indicador. La interco-nexión informa entonces al dispositivo conectado al bus r/o a través dela línea de enlace de salida, que el nuevo byte puede ser acáptado. una vezque el dispositivo de salida ha sido informádo áu q,r" la intérconexión estálista, puede iniciar la trasferencia del siguiente lyte nauititando de nuevoel enlace de entrada.

En el método de enlace anteriormente descrito, el microprocesadordgpe ]eei periódicamente el registro de control para comprobai Ia condi-ción del bit indicador. si hay un número de puertós conectádos al micropro-cesador, sería necesario hacerles un muestréo en sucesión para determinaraquellos que requieren una trasferencia. Esta es una op"r*"iór, que consu-

l

sEc. 12-7 INTERCONEXION DE ENTRADA-SALIDA 565

me tiempo- y que puede ser evitada si se inicia la interconexión para queopere en el modo de interrupción. La salida de interrupción mosirada enla Figura 12-14 se usa. entonces para solicitar una interiupción del micro-procesador. La mayoría de unidades comerciales presentur .r.ru línea deinterrupción separada.para cada puerto en la interconexión. cada vez quese pone a uno un indicador en el puerto, la petición de inte¡conexión quepeqtenece al puerto se habilita automáticamente para informar al micro_programador que se va a inicia¡ la trasferencia. El microprocesador respon-de a la señal de interrupción _del puerto que solicitó la acción y trasiiereel byte de datos al registro de datoJdel puerto de intercone*iOn y-uiceversa.

In te rconex ión de comunicac ión en ser ie

un dispositivo I,,'o puede trasferir la información binaria en paralelo o enserie. En la trasmisión en paralelo, cada bit de información usa una líneaseparada de manera que los n bits de un ítem pueden ser trasmitidos si-multáneamente. Por ejemplo, un dispositivo perúérico paralelo puede tras-mitir una palabra de 16 bits, todos al tiempo, a travéé de dos iuses de gbits de la interconexión periférica. en paralélo. En la trasmisión en serie,los bits de una palabra son trasmitidoÁ en secuencia, bit a bit a través déuna sola línea. La trasmisión en paralelo es más rápida pero requiere mu-chas líneas. Esta se usa para diitancias cortas y donde la veiocidad esimportante. La trasmisión en serie es lenta pero menos costosa ya que sola-mente requiere una sola línea. La información binaria trasmitida desdeterminales remotos a través de cables telefónicos u otro medio de comuni-cación e9 d-el tipo serie porque sería muy costoso suscribir o renrar un grannúmero de líneas. Ejemplos de terminalés de comunicación son los teletfros,los terminales de cirr v los disposiiitor a" cómputo ,L-ot".

La información binaria en ierie trasmitida a un terminal consiste decaracteres de códigos binarios. Los caracteres pueden representar informa-ción alfanumérica o caracteres de control. Los caracteres'alfanuméricos sontrasmitidos como un te-xto e incluyen las letras del alfabeto, los dígitos de-cimales y un número dc símbolos gráficos tales como el punto, et áris y tacoma. Los caracteres de control se usan para la distribución

'de la impre_

sión o para especificar el formato der mensaje trasmitido. El número de bitsasigrrados a cada código de caracteres pueáe estar entre cinco y ocho de-pendiendo del terminal.

El diagrama de bloque de una interconexión de comunicación en seriese muestra en la Figura 72-15. Este funciona como un trasmisor o como re-ceptor y puede ser programado para operar er una variedad de modos detrasmisión. La interconexión se inicia para un modo de trasferencia en se-rie particulq por medio-de un byte de control, el cual se carga a su registrode control. El registro de trasmisión acepta un byte de datoJ del micópro-cesador a través del bus de datos. Este byte se trasfiere a un registró dedes.pl_azamiento para una trasmisión en .eiie. La parte de recepcióIn recibela.información de se¡ie en otro registro de desplazámiento y cuando se acu-mula un byte de dat-os completo, éste se traifiere al registro receptor. EImicroprocesador puede seleccionar el registro receptor

*para leer el byte

Registro dedesplaza -

mlento

Registrode contro l

Trasmisión

Selector depast i l la ycontro l delecturaes c r l tura

RD

l1/R

Puestaa cero

Figura 12-15 Diagrama de bloque tipico de una interconexión decomunicación en serie

por medio del bus de datos. Los bits del registro de condición se usan paraponer a uno los indicadores de entrada y salida y para detectar ciertoserrores que pueden ocurrir durante la trasmisión. El microprocesador pue-de leer ei registro de condición para constatar el estado de los bits indica-dores y para determinar si cualquier error puede ocurrir.

Las líneas de selección de pasti l la y de lectura,/escritura' se comuni-can con el microprocesador. El terminal de entrada de selección de pasti l la(CS) se usa para seleccionar la in terconexión. El se lector de regis t ro ( ,RS)

se asocia con los controles RD y WIi. Dos registros aceptan informacióndurante una operación de escritura y los otros dos suministran informa-ción durante Ia operación de lectura. El registro seleccionado es entoncesuna función de la condición de RD y WR como se muestra en la tabla que

acompaña el diagrama.El trasmisor y receptor t iene una entrada de reloj para sincronizar la

razón de los bits al cual se trasfiere la información en serie. La línea de

datos de trasmisión se conecta a un receptor remoto y Ia línea de datos re-

cibidos vienen de un trasmisor remoto. Si el reloj está conectado al terminalremoto, se dice que la trasmisign es sincrónico. Si el reloj no está compar-tido con el terminal remoto se dice que la trasmisión es asíncrónica.

566

Registro seleccionado

NingunoRegistro t rasmisorRegistro de contro iRegistro receptorRegistro de condic ión

SEC. 12-7 INTERCONEXION DE ENTRADA-SALIDA 567

En el modo serial s incrónico de trasmisión er trasmisor remoto y local.y el receptor compa.rten el reloj "o-,in.

Los bits.""^"""i"a"s desde el tras_misor a intervaloó iff{: g," ,1"-_r" ¿"turlir"¿;';;;;i rirmo de los pur_sos de reloj' como er receptor. comparte ¡r1 ryloj "o-ir., con el trasmisor,éste acepta los bits al mismo ritmo ier ."i"j. E;'l;i.á]-,.i0" asincrónica.las dos partes no .comparten un reloj común. Los pulsos de reloj del trasmi-sor de interconexión t.a.t t"""pio.-úon alimentadi;^;i ,;-" del reloj iocalque especifica ra rata de trasfeiencia del t..Áirriá"

"á_rrni.u"ión remotoal cual está conectada la i"tu.""l."l?".un probrema común asociado

"o.r u.ru trasmisión en serie trata cre lademarcación de caracteres en una cade'a ;";t-";;""'fir.. El trasmisory receptor pueden.estar programados lara reconocer el núme¡o de bits encada caracte¡ en el t".*i"uit.-olJ]p".o'urrece allí el problema de detec-tar el primer bit en .cada caract"t-á" manera que una cuenta pueda comen_

áL:.*n:.ff,Í siguiente cu.a"te.. r.f i;.{{;.r" ilj caracteres estén

cia es sincrónico o::fi;1;ill"en serie, depende A" ,i

"t--oao ae t.asfe.el_En la trasmisión en serie sinc¡ónica, un caracter d,e controL d,e comuni_c a c i ó n, I la mado ca racter a", ¡ n r rli il, Á;:'.; ;":Ll':::"":. ::te de sincro"i,u"láo enrre el t*..i.". ? iir:;lT::nilf,";..illáf",i;código Ascrr de 7 bits se-il;iTti b'd;-;;;;;;;";ü, en ra posiciónmás significativa,

"t "".u.t.r*.i;;ó;;." uri;";a; ;;";';i'código de 8 birs00010110. cuando el t.asmiso;;;;i;;"" a enviar.u.u"t.l". de 8 bits ésteenvía varios caracteres -sincrónicás -ilr"*"

envía el mensaje actual. La ca_dena cont inua inic ial a" úi i . ' """práau oo. er receptor es anal izada por elcaracter sincrónico. E_n otras putáb.u., .con ggda o,rr"o J" reloi, el recéptorcomprueba los últimos.ocho bits ,""iüia*. si ?.tir^"á ll.,"uurdu., con losbits del caracter .::1":::i-.i";""d;l acepra un bit más, rechaza el bitanterior de mavor orden v .o-prrr"bu d. ;;;;; iá. íirr-T- ocho bits reci_bidos por un cáracter a. éi".i"íir]i l l p.ro se repite a".pro. de cada pulsode reloj v bir recibid". il;;";;;.;;;""",c.a urr caracter de sincronismo.una vez que se hava detect"a?, rr

"rracter,de sincronismo, el receptor ha_brá demarcado un caracter. o" uqui-un adelante er receptor cuenta cadaocho. bi ts y los acepta co_mo un .oio "u*"t"r .

Comúnm"rr l"r receptor com_pru€ba dos caracteres de sincronismol:t o " r i" ir .;il."r c arac t er ¿. . i,,..o i;o.li,l ::i :::.i,Ti"il' :l ff.li,:T;cle una señal de ruido en ra línea. sln

".uu.go,

""*rrJo'J trur-i.or estáinactivo y no t iene

T:*l_;; l ; ; j ; ;üg enviar, éste envía una cadena con_tinua de caracteres de sincroni.-o. 'El.

receptor reconoce todos los carac_teres de sincronismo como una condición p"." .i""rá"llár"u línea y pasaa un estado ratente sincrónico. E;;;; eitado, tu. ¿o. .r' idades mantie_nen sincronismo mientras no se esté co-rr.ri"undo ningún mensaje.El procedimiento normar antes descrito indica que el trasmisor en unainterconexión de comunicaci¿. .i""r¿"lca se ha diseñado para enviar ca-racte¡es de sincronismo-al "o,'i""ro-J"'lu tru.-irión y tam|ién cuando nohay caracteres disoonibl". a"i'-j"iápii"".u¿or. El recepr,or en una interco_nexión de comunicación sincr¿nica'Je"be. demarcar ocho bi ts consecut ivosen caracteres y debe poder identificar cierto*

"¿Jiñ'á"""u.u"r"r"s talescomo et caracrer de sincronir;;. ¿;;;do el recepi;-. ;";;";"" ros ca¡acre_

ENTRADA-SALIDA

568 DIsEÑo DEL SISTEMA DEL MIcRocoMPUTADoR cAP. 12

res de sincronismo, se usan éstos para mantener el sincronismo con el tras-misor, pero los caracteres de sincronismo no se envían al microprocesador.

El procedimiento normal para demarcar caracteres durantJ la trasmi-sión asincrónica es enviar al menos dos bits adicionales con cada caracter.Estos bits adicionales son llamados bits de parada y d.e comienzo. por ejem-plo, una unidad de teletipo usa un código de caratter de g bits pero envía11 bits por cada caracte¡ trasmitido. El primer bit es el bit de iomienzo.Este está seguido por los 8 bits del caracter y luego por los dos bits de pa-rada. La convención en este terminál es que petmatteóe en el estado 1 cuan-do no se trasmiten caracteres. El primer bit ós siempre 0 y representa el bitde comienzo para indicar el principio de un caractei. El ieceptor puede de-tectar el bit de comienzo cuando la línea va de 1 a 0. un reloj en ei receptorconoce la raz6n de trasferencia y el número de bits del caracter que se es-peran. Después de que se reciban los 8 bits de caracteres, el receptor com-prueba los dos bits que están siempre en el estado 1. La longitud de tiempoque la línea permanece en el estado de 1 (parada) depende de la cantidádde tiempo requerido para que el terminal se iesincronióe. un teletipo requie-re dos bits de parada. otros terminales usan justamente un bit áe paiaday algunos uno y medio tiempo de bit para el período de parada. Lá líneapermanece en el estado t hasta que se trasmita otro carácter. La Figura12-16 muestra los 11 bits del caracter típico del teletipo. Después de quelos dos bits de parada han sido trasmitidos, la línea pnede ir a ó, indicando

Bit de o L: .^' + 8 b i t s d e i n f o ¡ m a c i ó n + , " ' u o , +comlenzo ¡r r rvrruqLrurr de parada

Figura 12-16 T¡asmisión asincrónica en ser ie de un caracter

un bit de parada para un nuevo caracter. La línea permanecerá en el esta-do 1 si no sigue otro caracter inmediatamente.

El procedimiento normal antes descrito indica que el trasmisor en unainterconexión de comunicación asincrónica agrega ios bits de comienzo yparada antes de la trasmisión en serie. El reCep[or debe reconocer los bitsde comienzo y parada para demarcar el caractór. El receptor puede aislarlos bits de información para trasferir al microprocesador.

Los procedimientos de demarcación normalizados son incorporados conuna interconexión de comunicación en serie. La interconexión dé comunica-ción en serie puede ser solamente asincrónica, sólo sincrónica o ambas co-sas.

Componentes de in te rconex ión ún icos

Además de los-componentes de interconexión que trasfieren información enparalelo o en serie, se puede encontrar en uso comercial otras pastillas de

sEC. 12-8 ACCESO DTRECTO DE MEMORTA 569

interconexión que- son dedicadas a ra aplicación de interconexión particu_lar. Atsunas de ellas r" li;;;;;olltj,,uaci¿n,

Controlador de disco floppy

Interconexión del tablero y el tecladoControlador de prioridad de inte¡rupciónTemporizador de intervalo

Interconexión periférica universal

El controlador de disco- flo-ppy es una -pastilra de interconexión diseña-da para controlar un pequeñ_o a'isp"sitiuo ¿" "r*á"r*-i"r,to en disco mas_nético llamado disco fioppy. il i;;;;;;nexión de rablero y teclado es adecuá_da para hacer un ¡arriib"¿e r""-r"riri, á"-r"l.rrpt".J."our" detectar unaccionamiento v para accionar

"" ;;ú1.*" á";;;;;;i;;iii nr-¿rica o arfa_numérica. El controlador de prioriáua d";;;;;"]ári' i".irita el manejo

!e.-la intgl¡pción para establecer prioridad; t;il;r,iir", un vector dernterrupción para el. microprocesado¡. u" ¿;;ór;;;il; intervalo es uncontador programable que pued" rli pr"purado para contar un intervalo

9r9*.:11*ry v, para l"tuiru-pit-ir ,,,i".opro."r"áor-"u"ndo er conradorarcanza una cuenta preestablecida.una interconexié¡r periféric-a ;niversal es un componente LSI que ac_túa como un procesador 'r /o. . .1ü'"1 . i r r ; ;ópü]ñ;; . su propio pro_cesador, la lógica de control, R4M ; nOU v L ;ñ";;.sos se parece auna pastilla microprocesadora. su n:ncio' es manipurar ras operaciones delos dispositivos, I7o

"" "r, ¿JiJ; que ver con los procedimientos de

;:f¿:,t""; ll,f,f,,::**a almacenad;;t" parte de RoM ai lu i'tur"á..,.ii.

vo s pa rt i c u r " *. " i:,ii ,:l :': r:H "" ÍlJ::l.#: "' I;, * 3H¿i,1,1: sl.,y_:*es supervisado por er program? que se-ejecuta ;; ;1";;"procesador. Enesencia, ésta es .r.ta configuración de Jo, p.o""r"dores con el sistema cpuy el dispositivo de interco"nexii" ""iuJr.ur

esclavo operando en pararelo.1 2 - 8 A C C E S O D I R E C T O D E M E M O R I A

La trasferencia de datos. .entre un dispositivo de almacenamiento masivo,tal como el disco magnético o cinta mlgnética y el sistema de memoria selimita a menudo -. -ru u"to"iá"J ¿"r"mic.op.ocesador. Desconectando erprocesador durante tal _trasferencia l-de¡ando que er dispositivo periféricomaneje la trasferencia directame"té á ü memoria mejorarÍa ra velocidad dela trasferencia y se i.aría el ;i l"-";s eficiente. Esta técnica de trasfe-rencia se llama DM¡ (acceso di.;;; 'á" memoria). Durante la trasferen_cia DMA el procesador estará i;;;;; i" -".,"." que no tenga contror delbus del sistema. un controlador DMA acciona io.' uu."". "iara

mane¡ar latrasferencia direcramente enrre. el dispositi"; ;;;:;; '| lu *.rnori".El microprocesador se puede hacei que quede inactivo de muchas ma-neras. El método más común ".

tr"¡ii itui lo. br;r;;i;;;. una señai de

aI

i¡¡I

Í

I

;I

$lt

n

570 DISEÑO DEL SISTEMA DEL MICROCOMPUTADOR CAP. 12

control especial. La Figura 12-17 muestra clos señales de control usadaspara la trasferencia DMA. EI terminal de entrada de requisíción de bus(Br? ) en el estado 1, es una petición al microprocesador para habil itar susbuses. El microprocesador termina la ejecución de su instrucción presente¡' luego coloca sus buses, incluyendo la línea RD (lectura) y WR (escritura)en un estado de alta impedancia. Cuando esto se hace, el procesador colocala salida de bus garantizado (BG) en el estado 1. Durante el t iempo en queBG : I el microprocesador estará inactivo y su bus inhabil itado. El proce-sador regresa a su operación normal después de que la línea BR regrese a 0haciendo regresar su línea BG a 0 e inhabil itando los buses. La línea derequisición de buses se denomina algunas veces comando de retención y lagarantía de bus como un reconocimiento de retención (hold acknowledge).

Tan pronto como BG: 1, el controlador DMA puede tomar el controldel sistema de buses para comunicarse directamente con la memoria. Latrasferencia puede hacerse para todo un bloque de palabras de memoria,suspendiendo la operación del procesador hasta que sea trasferido todo t '{bloque. La trasferencia puede hacerse palabra a palabra entre ejecucionesde instrucciones del microprocesador. Tal trasferencia se l lama toma deciclo (cycle stealing). El procesador solamente demora su operación por unciclo de memoria para permitir la trasferencia I/O directa de memoriapara tomarse un ciclo de memoria.

Requisiciónde bus

AB US

DB US

RD

I4JR

Alta impedancia( inhabi l i tado)

s i B G : IGarantíade bus

Figura 12-17 Señales de contro l para la t ¡asferencia DMA

El controlador DMA necesita los circuitos usuales de una intercone-xión para comunicarse con el microprocesador. Además necesita un regis-tro de direcciones, un registro contador de bytes y un grupo de líneas dedirecciones. El registro y líneas de direcciones se usan para comunicacióndirecta con el sistema RAM. El registro contador de palabras especifica elnúmero de palabras que van a ser trasferidas. La trasferencia de datos sehace comúnmente en forma directa entre el dispositivo periférico y la me-moria bajo control del DMA.

La Figura 12-18 muestra el diagrama de bloque de un controlador DMAtípico. La unidad comunica con el microprocesador vía el bus de datos yIíneas de control. Los registros en el DMA son seleccionados para el micro-procesador por medio de unas líneas de direcciones, habilitando CS (selec-ción de past i l la) y RS (selección de registro). Las l íneas RD y WR en elDMA son bidireccionales. Cuando BG :0, el microprocesador se comunicacon el registro DMA a través de la barra de datos para leer o escribir en los

Microprocesador

WR

BR

BG

ln terrupción

Bus de ciireccirin

Separadoresdel bus

de di¡ección

Registrode dirección

Registrode cuentade bytes

Registro decontrol

Puestaa cero

Figura l2-18 Diagrama de bloque del contro lado¡ DMA

regis t ros DMA. cuando BG : l , e l DMA puede comunicarse d i rectamentecon la memoria especificando una dirección en el bus de direcciones y acti-vando su control RD o wR. El DMA se comunica con un dispositivo perifé-r ico externo y a t ravés de las l í 'eas de requis ic ión y reconocimiento.

El controlador del DMA incluye tres iegistros: un registro de dirección,un registro contador de bytes y un registro de control. El registro de direc-ciones contiene 16 bits que especifican ra posición deseada én la memoria.Los bits de la dirección pasan a través cle un separador de buses y van a pa-rar al bus de direcciones,. El registro de direcciorres ,e incrementa despuésde cada trasferencia de byte DMA" El registro ctxrtador cle bytes ut-'a""-ra el .número de bytes que se van a trasférir. Este registro se decrementadespués de la trasferencia de cada byte y se compruebán internamente losceros. El regist,ro de control especifica el mc¡do de trasferencia, bien seahacia la memoria (escritura) o hacia afüera cle ella (lectura). Todos losregistros en el DMA actúan para el microprocesador como una intercone-xión Iz'o' Así, el procesador puede leer o escribir en ios registros DMAbajo el programa de control, vía el bus de datos.

Ei DMA se in ic ia pr i rnero por e l microprocesador. Después de e l lo e lDM-A -comienza y continúa la trasferencia de datos entre la memoria y launidad periférica hasta que se trasfiera un bloque completo. El procesá dein ic io es esencia lmente un programa que consiste ds inst rucc io.es I , . . (Jr t rue inc luyen la d i recc ion DMA ¡rara seleccionar l< ls regis t ros par t icu iares.

Lógica decontroi

Requis ic ión DMA

Reconocimiento DMA

Lectura z"esc¡itura

5 7 1

572 DISEÑO DEt STSTEMA DEL MICROCOMPUTADOR CAP. 12

El microprocesador inicia el DMA enviando la siguiente información a tra-vés del bus de datos:

1. La dirección de comienzo del bloque de memoria donde los datos es-tán disponibles (para lectura) o donde los datos están almacenados(para escr i tura).

2. La cuenta de byte, la cual es el número de bytes en er bloque de me-moria.

3. Los bits de control para especificar una trasferencia de lectura oescritura.

4. Un bit de control para iniciar el DMA.

La dirección de comienzo se almacena en el registro de direcciones DMA.La cuenta de byte, se almacena en el registro áe cuenta de bytes DMA ylos bits de control son almacenados en el registro de control dei DMA. un;vez qr¡e se inicie el DMA, el microprocesador detiene la comunicación conel DMA a. no ser que reciba una señal de interrupción o si éste quiere com-probar cuántos bytes han sido trasferidos.

La posición del controlador DMA entre otros componentes en un sis-tema de microcomputador se ilustra en la Figura 12-1g. El microprocesadorse comunica con el controlador DMA por medio del bus de datos y direccio-nes como con la unidad de interconexión. El DMA tiene sus propia, direc-ciones las cuales activan las líneas CS y BS. El microproce.udo, inicia elDMA mediante el bus de datos. IJna vez que el DMA r""lb" el bit de controlpara iniciar, puede comenzar la trasf'erencia entre el dispositivo periféricoy el s istema RAM.

. Quald_o el dispositivo periférico envía una requisición al DMA, el con-trolador DMA activa su línea BR para informar ai procesador la liberacióndel bus de buses. El microprocesador responde con .u línea BG informandoal DMA que sus buses están inhabilitados. El DMA coloca entonces el valorcorriente de su registro de direcciones en el bus de direcciones, inicia laseñal BD o wR y envía un reconocimiento DMA al dispositivo periférico.

El dispositivo periférico coloca entonces un byte en el bus de datos(para escritura) o recibe un byte del bus de datos (para lectura). Así, elDMA controla la operación de lectura y escritura y *u-ini.tra la direcciónpara ia memoria. La unidad periférica puede comunicarse entonces con el!AN{ por medio del bus de datos para lá trasferencia directa entre dos uni-dades mie.tras que el procesador se inhabilita normalmente.

Para cada byte que se trasfiere el DMA incrementa su registro de di-recciones y decrementa su registro de cuenta de byte. si el regisiro de cuen-ta de byte no llega a cero, el DMA comprueba la línea de réquisición queviene del periférico. Para un periférico de alta velocidad, esta línea seráactivada una vez se haya completado la trasferencia previa. se inicia en-tonc-es una segunda trasferencia -y el proceso continúá hasta que se hayatrasferido todo el bloque. si la velocidad del periférico

". -"rror, la línea áe

requisición DMA puede presentarse un poco tarde. En este caso, el DMAremueve la línea de requisición de bus áe manera que el microprocesadorpueda continuar la eiecución del programa. cuando el periférico requiereuna trasferencia, ei DMA solicita los buses de nuevo.

Interrupción

Controlde lectura

Microprocesador

B G

BRDirec-

D WR ciones DatosDi¡ec-

RD llR ciones Datos

Control de escritura

Bus de direcciones

Requisición DMA

RD WR Direc- Datosciones

CS

RS

Controlado¡ DMABR

B G

Dispositivoperiférico

Lectu¡a ,/escrituraI

t

Il¡ttryI,¡;

Figura 12-19 Trasferencia DMA en un sistema de microcomputador

si el registro contador de bytes llega a cero, el DMA detiene cualquiertrasferencia posterior y remueve la requisición de bus. Este informa tam-bién al microprocesador de la determinación por medio de una requisiciónde interrupción. cuando el microprocesador responde a la inteirupciónDMA, lee el contenido del registro de cuenta de byte. El valor de cero deeste registro indica que todos los bytes fueron trasferidos sucesivamente.El microprocesador puede leer este registro en cualquier otro momento ycomprobar el núme¡o de bytes ya trasferidos.

a7?

5 7 4 D I S E Ñ o D E L S I S T E M A D E L M I c R o c o M F U T A D o R C A P , 1 2

L-n controlador DIVIA puede tener más de un canal. En este caso. cadacanal trene un par de señales de contror de requisición/reconair"i;;;;L) \ lA, r se conectan a d isposi t ivos per i fér icos sepárado*. úau canal t ienerarn'r. ien su registro de dirección propio y registró de cuenta de byte dentrocier D\1A. una prioridad entre los cánalLs puede ser establecida áe maneraque los canales con mayor prioridad sean se¡vidos antes que los canares. i ' ,n menor pr ior idad.

La trasferencia I)IVIA es muy úti l en muchas aplicaciones clel sistemaire mlcrocomputador. Esta se usa para una trasferencia rápida de informa_r iL)n eni re los d iscos f loppy o los casset tes de c inta magnei ica y e l s is temaRAM' Es úti l además para comunicación con los sisterias te¡minales inte-ractivos, que tienerr pantallas cRT o con pantallas de televisión usadas parajuegos de video. Típicamente una imagen de lo mostrado en la pantalü seretiene en una memoria que puede ser

-renovada bajo el control d'el procesa-

dor. El contenido de la -memoria puede ser trasfeiiclo a la pantalü perió-dicamente por medio de la trasfereñcia DMA._ una aplicacién potencial para el DMA, es en un sistema rnultiprocesa-

dor que forma una red de dos o más procesadores. La comunicación entreprocesadores puede mantenerse con una memoria compartida qrra prr"á"ser accesada por todos los procesadores. El DMA ., ,r., -étodo convenientepara trasferir informacién entre la memoria común y los diferentes proce-sadores de la red.

R E F E R E N C I A S

i' Peatman, J- 8., Microcomputer-Based Design. Nueva york: McGraw-Hill BookCo. , 1977.

2. Klingman, 8.K., Microprocessor sysúems Design. Englewood cliffs, N.J.: pren-t ice-Hal l . Inc. . 197?.

3. Hil lburn, J. L. y P. N. Julich, Microcomputers/Microprocessors: Hard.wore,software, and Applications. Englewood cliffs, N.J.: prentice-Hall. Inc.. 19?6.

4. soucek, 8., Microprocessors and Mícracomputers. Nueva york: John wiley. cSons, 1976.

5. osborn, A., An Introduction to Microcomputers, volume I: Basic concepts. py¡r-keley, Calif.: Adam Osborn and Associatés, 19?6.

Éi. osborn, A., An Introductíon to Microcomputers volume 2: some Rear products.Berkeley, Calif.: Adam Osborn and Associates, lg1?.

7. McGlynn, D. R., Microprocessors Technorogy, Architecture and, Apprícation-,.Nueva York: John Wiley & Sons, Inc., 1926.

8. Intel 3()80 Microcomputer sysferns IJser's Manuol. santa clara, calif.: IntelCorp., 1975.

wakerly, J. F., "Microprocessor Input/output A¡chitecture',. computer, yol.10, No.2 ( febrero, 19??), págs.26-33.

cosley, J.y s.vasa, "Block rransfer with DMA Augments Microprocessor Effi-ciency". Computer Design, Vol. 16, No. I (enero, tgii l , p¿gs. St_Ab.

{

1

9 .

10.

P R O B L E M A S

l2-1. ¿cuál es la diferencia entre una RAM y una ROM? ¿Qué papel presta cada

,tttu an un sistema microcomputador?

l2-2. ¿Por qué es el bus de datos en ia mayoría de los microprocesadores bidirec-

cional mientras que el bus de direcciones es unidireccional?

12-3. Los microprocesadores se catalogan típicamente como de 4, 8 ó i6 bits. ¿Qué

significa el número de bits?

12-4. un bus de datos de un microprocesador tiene 16 líneas y su bus de rJireccio-

nes contiene fZ líneas. ¿Cuál es la máxima capacidad de memoria que puede

ser conectada al microprocesador? ¿cuántos byles se pueden almacenal en

la memoria?

12-5. ¿cuál es la diferencia entre un microprocesadc¡r y un microcomputador? ¿cuál

es la diferencia entre un microcomputador de una sola pasti l la y una pasti l la

mic roproc esadora?

12-6. considere un componente LSI de 8 bits (memoria o interconexión) con termi-

nales de datos áá entrada y salida separados y ningún separador de buses

interno. I;sando .rrro. ."p".udores extérnos de t¡iestado, muestre cómo los

terminales de entrada v üti¿" del componente deben ser conectados a un bus

de datos bidireccional.

12-?. Un microprocesador de 16 bits t iene un solo bus de 16 bits, el cual está com-

partido para trasferir una dirección de 16 bits o una palabra de datos de 16

tit.. n"ptlqrr" po. qué un retenedor de dirección externa o registro debe estar

entre el microprocesador y las entradas de direcciones de la memoria' Formu-

le un conjunto posible de señales de control para la comunicación entre el mi-

..opro...ádo. y' lu *u,',oria. Haga una lista de la secuencia de trasferencias

put" uttu lectura o escritura de memoria'

12-8. ¿Qué contendrán el registro acumulador A y los bits d€ condición c (arras-

tre), s (sig:no), z (""roi y v (sobrecapacidad) después de cada u'a de las si-

guientes instrucciones? Él valor inicial del registro A en cada caso es (?2)ro'

L,r-u que todts los bits de condición se af'ectan después de una operación

ar i tmét ica o lógica '

(a) SUMAR el o¡rerando inmediato (C6),0 '

(b) SUMAR el operando inmediato (1E) 'o '

(c) Aplicar una función AND al operando inmediato (8D)'n'

(d) Aplique una función OR-exclusiva del acumulador a sí mismo'

12-9. Especifique el número de bytes en cada instrucción y haga la lista de la se-

cuéncia de trasferencia def registro que ejecuta las siguientes instrucciones

de la Tabla 12-2.

(a) STA ADl6(b) ADD FG

(c) SUB B

(d) rNR A

(e) JC ADl6

Almacenar A directamente

Sumar con un registroindirectamente

Sustraer B de A

Incrementar A

M\ADI6l<- A

A < - A + M f F G l

A + - A - BA + - A * l

Bi furcación s i hay arrastre Si (C:1) entonces (PC *AI)16i

12,10. Repase la l ista de instnrcciones de la Tabla 12-2 e indique si las instruccrc'

nes ocupan uno, dos o tres bYtes'

575

¿Qué papel presta

576 oISEÑo DEL SISTEMA DEL MIcRocoMPUTADoR c A P . 1 2

12-11. La primera instrucción l istada en Ia Tabla L2-2 es una instrucción de movi-miento que trasfiere el contenido de B a A. ¿cuántas instrucciones equiva_lentes hay para trasferir el contenido del regiJtro Rl a R2 donde Rt o.R2 esuno de los registros_ A, B, C, D, E, F o G? El registro fuente puede ser el mis-mo que el registro de destino.

12-12. La Tabla 12-1 lista tres instrucciones de sumar a A con diferentes modos dedireccionamiento. Expanda la tabla para que ésta incluya ios siguientes mo_dos de direccionamiento:(a) Direccionamiento de página cero.(b) Direccionamiento relativo.(c) Direccionamiento indexado.Haga la secuencia de las operaciones necesarias para procesar cada instruc-c ión.

I2-13. ql código de operación de una instrucción se almacena en el lugar de memoria(7128)r6' El siguiente byte de memoria contiene (FB),0. ¿Dónde debe estaralmacenado el operando en la memoria si la instrucción'i ieie el modo siguien-te de direccionamiento?(a) Direccionamiento de página cero.(b) Direccionamiento de página presente.(c) Direccionamiento relativo.

12-14. Haga una lista de trasl'erencias de memoria necesarias para procesar una ins-trucción en modo de direccionamiento indirecto cuando la instrucción es untipo de control (por ejemplo, salto incondicional). ¿cuántos ciclos de memo_ria son necesarios?

1l-i i. ñgunos microprocesadores vienen con una pila registro interno (capacidad\\nr\lrilr\ üer\tru üe \e past\\\a üe\ mrcroprocé*"do..btros conrienen un regis-tro indicador de pila con acceso a la memoria para la pila. Discuta las venta-jas y desventajas de cada configuración.

12-16. Si usted está familiarizado con una calculadora electrónica que usa una pilapara evaluar expresiones aritméticas, explique cómo opera el mecanismo dela pila cuando se calcula Ia expresión 3 X 4 + b X 6.

12-17' Una dirección de regreso de subrutina puede ser almacenada en un registroíndice en vez de una pila. Discuta las ventajas y desventajas de esta óonfi-guración.

r2-18, La parte superior de la pila contiene 5A y el siguiente byte hacia abajo de lapila es 14 (todos los números están en hexadecimal). El indicador de pila con-tiene 3456. Una subrutina de llamado al lugar de instrucción 67AE (trós bytes)está localizada en la dirección de memoria 013F. ¿Cuáles son Ios contenidosdel PC, SP y la pila:

(a) Antes de que la instrucción de l lamado sea ejecutada?(b) Después de que la instrucción de llamado sea ejecutada?(c) Después del regreso de la subrutina?(d) Después del segundo regreso de la instrucción de la subrutina seguida

de aquella en (c)?

12-19. ¿cómo podría darse una secuencia a un programa que necesita dos pilas dememoria mantenidas a través del prngrama con un microprocesador que tienesolamente un indicador de pila?

\PROBLEMAS 577

12-20. ¿Cuál es Ia diferencia fundamental entre el llamado de subrutina y una requi-sición de interrupción? ¿Es posible usar una pila de memoria común para

ambos?

12-21. Un microprocesador responde a una requisición de interrupción insertandoa la pila no solamente [a dirección de regreso sino también el contenido delregis[ro procesador que puede ser afectado mientras se atiende la interrup-c ión.

(a) Haga una lista de aquellos registros de Ia Figura 12-5 cuyos contenidosdeben ser insertados hacia la pila.

(b) ¿Cuántos ciclos de memoria se tomarían ahora para ejecutar una requi-sición de interrupción?

12-22. Obtenga el circuito del codificador de prioridad de cuatro entradas cuya ta-

bla de verdad se especifica en la Tabla 12-4'

12-23. Derive la tabla de verdad de un codificador de prioridad de 8 entradas.

12-24. Especifique las cuatro direcciones vector (en hexadecimal)_cuando r y y de

la Tabla 12-4 son los bits 4 y 5 del byte de menor orden. Todos los demás bits

del byte son 0. El byte de mayor orden es siempre FF.

lZ-25.@) iCuántas pastillas RAM de 128X8 son necesarias para configurar unamemoria con capacidad de 2.0'A bytes?

(b) ¿Cuántas líneas del bus de direcciones pueden ser usadas para accesar' ' ).0¿A by¡gs de memoria? ¿Cuántas de estas líneas serán comunes a todaslas pastillas?

(c) ¿Cuántas líneas deben ser decodificadas para la selección de pastilla?

Especifique el tamaño de los decodificadores.

12-26. un microprocesador usa pastillas RAM de una capacidad de 1.024 x 1.

(a) ¿Cuántas pastillas son necesarias y cómo podrían conectarse sus líneasde direcciones para conformar una capacidad de memoria de 1.024 bytes?

(b) ¿Cuántas pastillas son necesarias para conformar una capacidad de me-moria de 16K bytes?

12-27.tJna pastilla ROM de 1.024 X 8 bits tiene cuatro entradas de selección y opera.or, ú.r" fuente de poder de 5 voltios. ¿Cuántas patillas son necesarias para

una pastilla de CI? Dibuje un diagrama de bloque y asigne nombres a los ter-

minales de entrada y salida de la ROM.

12-28. Expanda el sistema de memoria de la Figura 12-13 a 4.096 bytes de RAM y

¿.090 bytes de RoM. Haga la lista del mapa de direcciones de memoria e in-

dique qué tamaño de decodificadores son necesarios.

l2-zg.Vn microprocesador usa una pastilla RAM de 25q_X 8 y pastillas ROM dei.OZ¿ x A. tst sisie-a á" -i.tofro"esador necesita 2K bytes de RAM, 4K bytes

de ROM y cuatro unidades áe interconexión, cada una de cuatro registroa.

Se usa una configuracíónl/O con mapa de memona.A los dos bits de ma-

vor or¿e" del bus-de direcciones se les asigna 00 para la RAM, 01 para la RoMy l0 para los registros de interconexión.

(a) ¿Cuántas pasti l las RAM y ROM son necesarias?

(b) Dibuje un mapa de direcciones de memoria para el sistema'

(c) Dé un rango de direcciones en hexadecimal para la RAM, ROM y la inter-

cone¡ión.

'J

F

578 DISEÑO DEL SIS 'TEMA DE¡- . MICROCOMPUTADOF cAP. 12

12-30. t ,n microprocesador de 8 bits t iene un bus de direcciones de 16 bits. Las pri-meras 15 l íneas de ia dirección son usadas para seleccionar un banco de me-moria de 32K bytes. Los bits de mayor orden de la dirección se usan paraseieccionar un registro que recibe el contenido del br¡s de datos. Expl iquecómo se puede usar esta configiración para extender la capacidad de memo-ria del sistema a 8 bancos de 3K bytes cada una para un total de 256K bytesde memoria

12-i11, La interconexión de ia Fizura 12-14 se conecta a un t¡us de di¡ecciones de unmicroprocesador. Ei registro de datos del puerto A es seleccionado con unadirección hexadecimal XXXC, donde las X pueden ser cualquier número.

(a) ¿Cómo deberían ser conectadas las l íneas de direcciones al terminal deent rada (CS) de se lecc ión de pas t i i i a?

(b) ¿Cuáles son las direcciones hexadecimales que seleccionan los otros dosregistros en la intercc¡nexión?

12-32. ¿Cuál es la diferencia entre trasferencia directa y una trasferencia con en-Iace en una rnterconexión periférica en paralelo?

l2-33. ¿Cuál es la dif 'erencia errtre una trasferencia en serie sincrónica y asincróni-ca de inforr. .racir in en l íneas de comunicación de larga distancia?

12-34. Considere ia posrbi l idad de conectar un número de microprocesadores a ungrupo de buses de datos y direcciones comunes. ¿Cómo se puede estableceruna trasferencia de información ordenada entre los microprocesadores y lamemoria común?

Circu itosd ig ita Ies

integ ra d os¡ . ' ; l ;at ' : l ' ;

:ri-i:

:

1 3 - 1 T N T R O D U C C T O N

Fl circuito integrado (cI) fue introducido en la Sección 1-9, y las diferen-tes familias digitales fueron discutidas en la sección 2-g. Este capítulo pre_senta los circuitos electrónicos básicos en cada familia-iogica aigitat it vanaliza su operación eléct¡ica. se asume un conocimiento básico de elec_trónica.Las familias lógicas digitales de cI son consideradas aquí como:

DTL

12L

TTL

ECL

MOS

CMOS Semiconductor de óxido de metal complementado

Los dos primeros, RTL y DTL, tienen soramente significado histórico,ya que se usan muy raramente en nuevos diseños. La RTL fue la p.ime.afamilia comercial que fuera usada extensamente. se incluye aquí, porque re-presenta un punto de partida útil para explicar las operácio'es básióas delas compuert¿r_s digitales. Los circuitos DTi han .iá" i"-pi"zados gradual_mente por TTL. De hecho, la TTL es una modificació" a" iu'"á*puerta DTL.La operación de la compuerta TTL será más fácil ¿" ""iu"á"i

después de ha_ber discut ido la compuelta DTL. Las característ icas d; i i i ;ECL y cMosfueron presentadas en la sección 2-g. Esas familias tienen un gran nume_ro de circui tos MSI y LSI. I 'L y MoS se usan pr incipalmenre para cons-truir funciones LSI.El circuito básico de cada faqi-li_a lógica digital de cles una compuerraNAND o NoR. Este circuito es el bloqu! principal de const"rr"ción dei cual

RTL Lógica de

Lógica de

Lógica de

Lógica de

Lógica de

transistor y resistencia

transistores y diodos

inyección integrada

transistor y transistor

emisor acoplado

Semiconductor de óxido de metal

579

5N CIRCUITOS INTEGRADOS DIGITALES

Entra-das

cAP. 13

se pueden obtener funciones más complejas. Un retenedor ,RS se construyecon dos compuertas NAND o dos NoR conectadas cola a cola. un flip-flopmaestro-esclavo se obtiene de la interconexión de cerca de diez compuertasbasicas. un registro se obtiene de la interconexión de flip-flops y compuer-tas básicas. cada familia lógica de cI tiene disponible un catálogo di losgmpos de circuitos integrados que contienen varias funciones lógicas digi-taies. Las diferencias en las funciones lógicas disponibles de cada familiaiógica, no son tan acentuadas en las funciones que logran, como en las ca-¡acterísticas específicas de la compuerta básica de la cual se ha construidola función.

Las compuertas NAND y NoR se definen normalmente por las funcio-nes de Boole que configuran en términos de las variables binarias. Cuandose analizan como circuitos electrónicos, es más conveniente investigar susrelaciones de entrada-salida en términos de dos niveles de voltaje: un nivelolto (H) y un nivel bajo (L), (ver Figura 2-10). Las variables binarias tomanIos valores 1 y 0. cuando se adopta la lógica positiva, se asigna el valor deI al nivel de voltaje alto y el binario 0 al nivelde voltaje bajo. Apartir de latabla de verdad de una compuerta NAND de lógica positiva, ." d"dn"" .,comportamiento en términos de niveles altos y bajos, como se establece enla Figura 13-1. El comportamiento correspondiente de la compuerta NoRse establece en la misma figura. Estas proposiciones deben sei recordadas,)'a que se usarán durante el análisis de todas las compuertas en este ca-pítulo.

Las diferentes familias lógicas digitales son usualmente evaluadascomparando las características de la compuerta básica en cada familia. Lascaracterísticas más importantes fueron discutidas en la Sección 2-g. Estasse listan aquí como referencia.

x y

L LL HH LH H

Entra-das

Salidas

Salidas

HHHL

Compuerta NAND

(a) Si cualquier ent¡ada está baja (L)su sal ida será alta (H).

(b) Si ¿odos las entradas están altas (H)la sal ida estará baja (L).

,-l-L'Compuerta NOR

(a) Si cualquier entrada es alta (H)Ia salida es baja (L).

(b) Si ¿od¿s las entradas son bajas (L),la sal ida es alta (H).

LLL

' -ñ- 'v-1-/

x y

L L

L HH LH H

Figura 13-l Condiciones de entrada y salida paralas compuertas NAND y NOR de lógica positiva

sEc. 1 3-2 CARACTERISTICAS DEL TRANSISTOR BIPOLAR 581

l . tr 'an-out o capacidad de carga, especifica er número de cargas nor-males que pueden accionarse co.t ia salida de la compuertaiin me-noscabo de su operación normal. una carga normal se define comoIa corriente que fluye en la entrada de ,r.ru

"o-p.rerta de la mis-

ma familia.

2. Di'sipación de potencio es la-potencia consumida por una compuerta,la cual debe ser suministrada por la fuente de poder.

3. Retardo de propagación es el t iempo de retardo de transición pro-medio para que la señal se propague de la entrada a la salida, cuan-do las señales cambian en valor.

4. Margen de ruido es el límite del voltaje de ruido que puede estarpresente sin menoscabo de la operación adecuada dei circuito.

El transistor de juntura bipolar (BJT), es el transistor familiar de jun-tura npn o pnp. En contraste, el transistor de efecto de campo (FETi, sedice que es unipolar. La operación del transistor polar depen¿l aer flujo dedos tipos de portadores: electrones y huecos. un iransistór unipolar depen-de del f lujo de un tipo de portador mayoritario que pueden ser electrones(canal n) o huecos

lcg1al¡rl._Las_primeras cinco familias lógicas l istadaspreviamente, RTL, DTL, TTL, ECL e I2L, usan transistores üipolares. Lasúltimas dos familias lógicas Mos y cMos usan un tipo de transistor uni-polar l lamado transistor de efecto de campo semiconductor de óxido de me-tal, abreviado MoSFET o Mos como apóstrof'e. Se comenzará describiendolas características del t¡ansistor bipolar y las compuertas básicas usaclas9l^lT familias lógicas bipolares. Se explicará la operación del transistorMOS en asocio con sus dos familias lógicas.

13-2 CARACTERISTICAS DELTRANSISTOR B IPOLAR

Esta sección está dedicada al repaso del transistor bipolar, como se aplicaa circuitos digitales. Esta información se usará para ét unílirir del ciicui-to básico en las cinco familias lógicas bipolares. Los transistores bipolarespueden ser del tipo ?pl o pnp.Además, éllos están construidos

"o' g.r-"-

nio o material de silicón semiconductor. Los transistores cI, sin "-Tu.go,son hechos con silicón y son comúnmente del tipo npn.

Los datos básicos necesarios para el análisis de tos circuitos digitales,pueden ser obtenidos por inspección de las curvas típicas característicasdel transistor de silicón npn de emisor común, mostraáo en la Figura ts-i.El circuito en (a) es un simple inversor con dos resistencias y un transis-tor. La corriente marcada r. fluye a través de Ia resistencia R" y el co-lector del transistor. La corriente 1, fluye a través de la resisiencia R,y la base del transistor. El emisor se conecta a tierra y su corriente Ir !I, * Io' El suministro de voltaje está entre vrc y tieira. La entrada es-tá en-tre V, y tierra. y la salida entre V, y tierra.

-

se asume una dirección positiva para las corrientes de la manera in-dicada. Esas son las direcciones en las cuales fluye la corriente normalmen-

tIII

ÍtIt

il

( a ) C i r cu i t o i nve ¡so r

(b) Caracter is t ica r le labasede t . ransistor

Figura 1l ) -2 ( l : r racter is t i r :as c ie l

(c ¡ üaracterística del colectorde l t r ans i s l o r

t ¡ansistor de s i i icón npn

t c(mA. ¡

0,6

0 ,5

u,4

l'c ('R ;

0.:i

It : fi,Z mAV'.r, (V)

te en un t ransis tor npn. Las corr ientes de colector y base, I " e 1, sonpositivas cuando fluyen ar transistor. La corriente deí "-r.o,

.I, es posi-trva c*ando fluye fuera del t¡ansistor, cre la manera ;;*; .r" inelica pr.rr iafleciia e' el terminal clel er' isor" El sírnbolo v;." signid;a ia cuiaa de vol-ta- ie dei co lector a l emisor y es.s iempre posi t iva. corresp.ndientemente,\ ' " , , es la caída de vol ta je-en la ju ' tu .á base emisor- ñsta juntura sepolariza directarncnte cuando vnr, *u positivo. s. p"i"riá inversamentecuando lr 'r, es negatrvo.

La característica gráfica base emisor se muestra en la Figura rB-2(b).Esta es-una gráfica de v"r, versus 1,,. si el voltaje bure "-i.o.

es menilrque 0,6 v ' - se-d ice que e l t ransis tor está en cor te y no f luye corr iente de ba-se. c'uando la juntura base emisor está polariáda ¿ire"t"*errte con unvol ta je mayor que 0,6 v, e i t ransis tor condu "u

u fo ' , " * ;u"ru a subi r m'yrápido, mie-ntras eue .v¡¿ cambia muy poco. El voltaje i", "

través dertransistor de conducción raras veces éxóede 0,g V. J D)

Las características gráficas coiector emisr-¡r, conjuntamente con la l ineade carga se muestran en la F igura 13-2(c) . cuanclo ü; ,

" r * " "or que ( ) ,6 v .el transistor está en corte cotr 1, : 0 y fluye una

"o."¡""t" Aespreciable en

582

sEc. r 3-2 CARACTERISTICAS DEL TRANSISTOR BIPOLAR 583

el colector. El circuito colector emisor se comporta entonces como un clr-cuito abierto. En la región actíua, el voltaje de colector V", puede estarentre 0,8 V y V... La corriente de colector I" en esta región puede sercalculada para ser aproximadamente igual a l"hrr, donde h., es un pa-rámetro del transistor llamado la ganancia de corríente dc. La corriente decolector máxima no depende de Iu, sino del circuito externo conectado alcolector. Esto es debido a que Vc¿ es siempre positivo y su menor valorposible es 0 V. Por ejemplo, en el inversor mostrado, se obtiene el máximo1, ' haciendo Vrr: 0 para obtener I¿ : Vsg /R¿.

Se ha establecido que 4:hr¿Ia en la región act iva. EI ¡Ltrámetroho" varia ampliamente sobre el rango de operación del transistor, ;*;¡1¡ sgaún útil de usar un valor promedio para propósitos de ar¡ái:¡r's- fl,rr unrango de operación típico, hp, es alrededor de 50, pero bajo tieria:; condi-ciones podría bajar hasta 20. Se debe tener en cuenta que la cc¡"¡'iente debase 1, puede aumentarse a cualquier valor deseable, pero en Ia corrientede colector 1. está limitada por parámetros de circuitos externos. Cq.,moconsecuencia. se puede llegar a una situación donde herl" es mayor queIc. Si esta condición existe, se dice que el t ransistor está en la región desaturacíón. fuí, Ia condición para saturación se determina a partir de larelación:

1."t ,>ü

donde 1.. es Ia máxima corriente de colector que fluye durante la satu-rac ión. l .o no es exactamente cero en Ia región de saturación, pero nor-malmente está cerca de 0,2 V.

Los datos básicos necesarios para analizar circuitos digitales de tran-sistores bipolares son listados en la Tabla 13-1. En la región de corte, Vo.es menor que 0,6 Y, V", se considera un circuito abierto y ambas corrien-tes son despreciables. En la región activa, V'u" está cerca de 0,7 V, V(.Epuede variar en un rango grande e 1. puede calcularse como función de .Iu.En la región de saturación, Vru a duras penas cambia pero Vr" cae a0,2 V. La corriente de base debe ser lo suficientemente grande para satis-facer la desigualdad listada. Para simplif icar el análisis, se asume que Vrn,:0,? V s i e l t ransis tor está conduciendo, b ien sea en la región act iva o desaturación.

Tabla 13-1 Parámet¡os t íp icos de un t ransistor de s i l icón npn

Región Vae(Y)' vcs (Y) Relación corr iente

Cor te

Act ivaSaturación

< 0,6o 6 - o 70,7 - 0.8

Circuito abierto> 0,80,2

I s : l r - QI¿ = hpslsIa > Ics/hFE

*Se asume que Bo, es 0,7 V s i e l t ransistor está conduciendo en la región acr iva , rde sa tu rac i ón .

5U CIRCUITOS INTEGRADOS DIGITALES

R c : I k Q

R s : 2 2 k Q

h", : 50

Vcc : 5 V (voltaje de suministro)

H : 5V (vol taje dealto nivel)

L : 0,2V (voltaje de bajo nivel)

cAP. 13

El análisis de los circuitos digitales puede tomarse usando un procedi-miento prescrito: para que cada transistor en el circuito determine si suv' es menor que 0,6 v. si es así, el transistor está en corte y el circuitocolector emisor se considera un circuito abierto. Si vr" es mayor que 0,6V, el transistor puede estar en Ia región activa o de sáturación. caicúlesela corriente de base, asumiendo eue Vr, :0,2 V. Luego calcule el valor má-ximo posible de la corriente de colector 1.., asumiendo V", : 0,2 V. Estoscálculos estarán en términos de los voltajes aplicados y los valores de lasresistencias. Entonces, si la corriente de base es lo suficientemente grandepara que Iu 21", /h¡r, se deduce que el transistor está en la región desaturación con v.u : o,2 v. sin embargo, si ]a coniente de base es menoÍ yla relación anterior no se satisface, el transisto¡ está en la región activa yse recalcula la corriente de colector 1" usando la ecuación I":hrrl;.

Para demostrar lo anterior con un ejemplo, considérese el circuito il-versor de la Figura 13-2(a) con los siguientes parámetros:

Con el vol taje de entrada V,: L:0,2 V, se t iene que Vr, < 0,6 V y eltransistor está en corte. El circuito emisor colector se comporta como uncircu_ito abierto; de manera que el vol taje de sal ida V":5 V=I i .

. C_on el voltaje de entrada V, : H: 5 V, se deduce eue V¡, > 0,6 V. Asu_miendo que Vr, :0,7 se calcula la coniente de base:

,^ - V' - V"": ! --o-7-D Rs zrd: o'195 mA

La corr iente máxima de colector, asumiendo Vc¿:0,2 V es:

, - _ - V r r - V r r - 5 - o 2L D R c f f i : 4 ' 8 m A

Se comprueba entonces la saturación:

0,1e5 : ," , E: #: o,oe6mA

y-se encuentra que la inecuación se satisface ya que 0,195> 0,096. se con-cluye que el t ransistor está saturado y que el vol taje de sal ida v. :v"":0,2 V: ¿. Así el circuito se comporta como un inversor.

El procedimiento descrito anteriormente será usado de manera extensadurante el análisis de los circuitos en las siguientes secciones. Esto se ha-rá por medio del análisis cualitativo, es decir, sin escribir las ecuacionesnuméri-cas -específicas. El análisis cuantitativo y los cálculos específicosserán dejados como ejercicios en la sección de pioblemas, al finai de estecapítulo.

SEC. l3 -3 C|RCUITOS RTL y DTL Sgs

Hay ocasiones donde no solamente fos t¡ansistores, sino también rosdiodos se usan ""

r?:^:,^._r"_-". ¡iqi;;lq;. U" aiüo J;¡;'."";""struye de untransistor con el colector conectaáo a l" ¡".",

"oÁ;;";;;;.a en la Figura13-3(a)' El símbolo usado putu "i-áioao

se muest¡a en la Fig'ra rB-3(b). Eldiodo se comporta esenciaiment. ""-" ¡; il;;;;;ü;"'"-i'.o. de un rran-sistor. La característica grrfi;;--;.t*da e-n la Figura 1B_B(c), es similara la característica de un i.""rirt".. ée*pued"

"o""i;i;;;;r,"", qu" el dio_do está inactivo v no condu"i.;a; .;;d" ;, ;;i;; ¿" l"ii"¡" de polariza-ción directa, vr, es menor que 0,6 v. cuando er diodo conduce, ra corrien-te I, fluve en la dirección most¡aa" ""

r" ñig"*-iáládi,'] u, o"r*".,"""ce¡ca de 0,7 V' Se debe agregar .,"" tÁi"."ncra exte¡na para limitar la co-rriente en el diodo .que."o""a".é, vu-lu. su voltaje permanece bastanteconstante como fracción de voltio.

ID( m A )

(a) T¡ansistor adaptado parausa¡se como diodo

ID-

lo-+{-o 2+ , ,

vD

(b) Símbolo gráfico del diodo

vD(v)

(c) Ca¡acte¡ística del diodo

{l:

¡I

Figura lB-3 Símbolo del diodo de silicón y características

1 3 - 3 C I R C U I T O S R T L Y D T LCompuerta básica RTL

El circuito brísico de.ra famiria lógica digital RTL es la compuerta NoR mos-trada en la Figura 13-4. cada """tr"ár-

se asocia con una resistencia y untransistor. Los colec.tores de los transistores están conectados a la salida.Los niveles de voltaje para el .it""iio .o" 0,2 v para el niver bajo y de 1 a3,6 V para el nivel al to.-El análisis de la compuerta RTL es muy simpre y sigue el procedimien-to esbosado en la sección anterior. si- c,ruiq,,,i". ur,í.u¿'u-á" lu compuertaRTL es alta. el correspondiente transistor se lleva a satu¡ación. Esto cau_sa que la salida sea baja independientemente de la entrada de los otrostransistores. si todas las entrádas están ur;á., ó,2 v',^'ál*i.u.r.i.tor esta_rá en corte, poreue VBE <0,6 V. Esto

""rrr" que la salida del circuito seaalta hasta u"lrcá.." ai".raror d"i ;I"t".j" de suminis tro vr". Esto confirmalas condiciones esrablecidas en lá f-i-ñá rB_l para la compiuerta NOR. No_tese que el margen de ruido para ra

"ñtr"¿u a" I"n"l'ü"¡"'"Jóru - o,r: 0.4 \-.

vr , = 3,6Y

Y = ( A + B + C t '

Figura 13-4 Compuerta NOR básica RTL

La capacidad de carga (fan-out) de la compuerta RTL está limitada alvalor del voltaje de salida cuando está alto. A medida que la salida esté car-gada con las entradas de otras compuertas, se consume más corriente porla carga. Esta corriente debe fluir a través de Ia resistencia de 640 o. Uncálculo simple (ver Problema 13-1) demostrará si h¡" cae a 20, el voltajede salida caerá a 1 V más o menos cuando la capacidad de carga es 5. Cual-quier voltaje por debajo de 1 V en la salida, pudiera no accionar el siguientetransistor en saturación como se requiere. La disipación de potencia de Iacompuerta RTL es cerca de 12 mW y el retardo de propagación promedia25 ns.

Compuer tas bás icas DTL

El circuito b¿ísrco en la familia lógica DTL es la compuerta NAND mostradaen Ia Figura 13-5. Cada entrada'está asociada con un diodo. Los diodos yla resistencia de 5 kQ forman una compuerta AND. El transistor sirve

5 k a

P n t D )

586

Figura 13-5 Compuerta NAND básica DTL

S E C . 1 3 - 3 C | R C U I T O S R T T ; D r r E g . ,

como ampl i f icador de cor¡ iente mientras que invierte la señal digi tai . Losdos niveles son 0,2 v para el nivel bajo y entre 4 y b v para er ni 'e i ai to.El anál is is de la compuerta DTi debe estar ¿" ""r i " .Á

a las condicio_nes listadas en la Figurg i3-1 para la compuerta NAND. Si cuarquier com-puerta de entrada está baja, e.r 0,2 v, el corresp""Ji""t"áiodo conduce Iacor¡iente a través de !'i. y la resistencia de 5 K o de entrada. El volta-je en el punto P es igual a1 voltaje de entrada d,e 0,2v -e. u"u caída de dio_do de 0,? V. para un total de 0,é v. para que el transistor comience a con-ducir, el voltaje en el punto p debe .ob."paru, r; p";;;;;l de una caídaVuo en Q1más dos caídas en los diodos Dt-y D2, ó fr¡¡ :1,8 V. Como elvoltaje en P se mantiene en _0,g v po. el di,odo áe e.rtrada que conduce, elt ransistor estará en corte y el vol taje de sal ida estará al tá, en b v.si todas ias entradas de las compuertas son altas, el transistor se llevaa la región de saturacjg"- ELvoltaje de p es atro.u rguaf u v", ,.a, las doscaídas a través de ros_ diodos D 1 y ti 2, ó 0,7 x B : 2,1 vl como todas las entra_das están al tas en s V y Y" :2, iY, los diodos ¿e á"traJu re-polar izan inver_samente y dejan de conducir. La corriente de base es iguaf a la diferenciade co-rrientes que fluyen en las dos resistencias de 5;i; y es suficientepara l levar el t ransistor a saturación (ver problema t t- t . 'b"" el t ransistorsaturado, la salida cae a v,., de 0.2 v, lo cual es un niver ba¡o pa.a la com-puerta.I ,a disipación de,poder de-una compuerta DTL es cerca de 12 mwy elretardo de propagación promedia 30 ns. El margen d" .rrido u. cerca de 1 Vy la capacidad de carga es tan alta y cercana a g como sea posible. La capa-cidad de carga de la compuerta DTL está limitadu po, tu áiriente máximaque puede fluir en el colector del t¡ansistor saturadb (ver problema 13_B).I- a capacidad de carga de la compuerta DTL puede ser aumentada cam-biando uno de los diodos en el circuifo base por un transistor como se mues-

t¡a en la Figura 13-6. rl:l transistor el se mantiene en la región activa cuan-do el transistor de salida e2 se satura. como "o.rr"".r""rr"ia,

el circuitomodificado puede suplir una cantidad de corriente de base mayor al tran-

\ ' = ( A I t C ) '

f

t

l

¿:I¡l

¡I JI

C I R C U I T O S

F igu ra l 3 -6 Compue r ta mod i f i cade DTL

588 CIRCUITOS INTEGRADOS DIGITALES CAP. 13

sistor de salida. El transistor de salida puede soportar una cantidad ma-yor de corriente del colector antes de ir a saturación. Parte de la corrientede colector viene de los diodos conductores en las compuertas de cargacuando Q2 está saturado. Así, un aumento de la corriente saturada perm"i--.ible de c-olector permite ser conectada con más carga a la salida, ü cualaumenta la capacidad de carga (fan_out) de la compu"erta.

Lóg ica de h igh- th resho ld -HTL

Hay ocasiones cuando los circuitos digitales deben operar en un ambienteque produce señales de ruido muy altás. para operar en tales circunstan-cias, hay una clase-de_ compuerta, tipo DTL, ¿i.po"i¡ü q"e posee un um-bral alto de inmunidad al.ruido. Es,t9'tipo de compuerta ,e'llu*u compuertalógica de umbral atto (high-threshold-loli"l tfff l j

La compuerta HTL se muestra en lu Figr.^ ís-r. comparándola con lacompuerta DTL modificada_de la Figura 13-6, se nota que el suministrode voltaje se ha elevado a 15 V y que.J.rru,rr, áiodo z"nei (z) en vez de undiodo normal. El diodo Zene. iiene la característica de mantener un volta-je constante de G,9 V cuando se polariza inversamente.

Para que la salid-a de e2 conduzca, el emisor de e 1 debe ilevarse a unpotencial de una caída v"" más el voltaje fijo del zeier de 6,9 v, para untotal de 7,5 V. El nivel bajo para la compuerta permane ce en 0,2 Vj pero elnivel alto es cerca de lb V. con la entraha d,e ti,z v, la base de e1'éstá en0,9 V y Q2 está en corte. La señal de ruido debe ser -uvoiq"" T,b v paracambiar el estado de Q2. con todas las entradas en 15 V, el transistor desalida Q2 se satura. La señal de ruido debe ser -uvo. qrr" i,b v (en ra di-rección negativa) para desactivar el transistor. Así, ei margen de ruidode la compuerta HTL es cerca de ?,5 v para ambos niveles de voltaje.

/<'c = 15 v

+

Figura 13-7 Compuer ia h igh-threshold_logic (HTL)

, 13 -4 LOGICA DE INYECCION INTEGRADA ( I ' L )

La lógica de inyección integrada es la farnil ia lógica digital más recientepara ser introducida comercialmente. Su principal ventaja es la densidadalta de compactación de las compuertas que se puede lograr de una áreadada de una pasti i la semiconductora. Esto permite colocar más circuitosen una pasti l la para formar una función digital compleja. Como consecuen-cia, esta familia se usa principalmente para funciones LSI. No es disponibleen cápsulas SSI que contienen compuertas individuales.

La compuerta básica I2L es similar en operación a una compuertaRTL con varias diferencias mayores: (1) La resistencia de base usáda enIa compuerta RTL se remplaza completamente en la compuerta I2L. (2tLa ¡esistencia de colector usada en la compuerta RTL se remplaza por untransistor pnp que actúa como una carga para la compuerta IrL. (3) Lostransistores I2L usan múltiples colectores en vez de los transistores indi-viduales usados en RTL.

El diagrama esquemático de la compuerta básica I2L se muestra enla Figura 13-8. Tiene un transistor npn, Q 1, con colectores múltiples paralas salidas. El circuito base tiene un transistor pnp, ?1, conectado al-vol-taje de suministro vuu. De la misma manera que otras familias lógicas,la compuerta lógica básica I2L no puede ser analizada cuando está sola.se deben mostrar sus interconexiones a otras compuertas para que tengaalgún sentido.

La Figura 13-9 muestra la interacción de la compuerta básica formadapor Ql y Tr con otras compuertas en la entrada y la salida. se puede verque un colector de Q2 suministra la entrada a la compuerta básica. El tran-sistor 71 en la compuerta básica actúa como una carga que inyecta co-rriente al colector de Q2. Uno de los colectores de Ql actúa como una salidade la compuerta básica y se conecta a la base de QB. El transistor ?3, conec-tado a la base de Q3, actúa como una carga para inyectar corriente al co-lector de Q 1 en la compuerta básica. La compuerta básica actúa aquí comoun inversor y su circuito equivalente se muestra en la Figura 13--g(b) . Elusar colectores múltiples y un transistor pnp en vez de uná resistencia decarga, resulta un método más eficiente de construcción, ya que reducen elárea de la pasti l la necesaria para reducir el empaque de

-mái circuitos. El

Sal idasEntrada

1

I{

V " s : 7 , 5 Y

I'igura l3-8 Compuerta básica I2L

589

F

l'eB

(a) Compuerta inversor Q 1

Figura 13-9 Conexión de otrasy sal idas de una compuerta básica

( A r B ) ' = A ' B '

(A + B ' ) ' = A ' B

(a) Diagrama lógico

(b) Diagrama del c i rcui to

Figura l3- lo Conexiones t íp icas entre compuertas I2L

T

73_^,-t=

(b) Circui to equivalente

compuertas a las entradasI J L

Corr iente deinyección

590

SEC, 13-5 LOGICA DE TRANSISTOR.TRANSISTOR (TTL) 591

transistor PnP, a pesar de que se muestra conectado a la base de una com-

puerta dada, actúa ;;;; ñ carga de colector para todas las demás com-

puertas que se conectan a esta base'La compue"" Oi.i." I2 L cuando se conecta a otras compuertas confor-

ma una función r¿gil"'icin. nrto ,u demuestra en el diagrama del circuito

mostrado en la Figuru i¡-fO' La función lógica qy" 9i circuito confiSrra' es

dibujada con símbolos de compuerta gráficós en la Figura 13-10(a), la cual

muestra la interconexión de áo' "o"'pt"rtas

NOR y un inversor' Esto se

complementa con t . . . .o-prertas I21,, qr, q2 y Q3, como se muestra en

la Figura i3-10(b).^;" .- ; ; ; " ; istores Ae sai lda se muestran también para

completar "l

e.qrr.*l-."L"l""i""tores de Q1v- Q2 están conectados para for-

mar una función \óI i . L" eotrada.a e. coÁptementada por el t ransistor Q2'

Los colecto¡s,s de Q3 v Q1 se conectan juntós para.formar una segunda fun-

ción NOR. La base de cada transistor ttptt."óib.-.la corriente de inyección

de los transistores pü¿.." f .c lot *ul t ip i" ."1 y 1'2.Los emisores del t ran-

sistor npn .. .on..iu'.,1 i" ¡ur. del tránsistor pnp para facilitar la cons-

trucción.

1 3 - 5 L O G I C A D E T R A N S I S T O R - T R A N S I S T O R ( T T L )

La compuerta original básica TTL fue una ligera mejora de la compuerta

DTL. A medida q".-ü^-t"t"ofosíu TTI' p.rgcluió tt agregaron mejoras adi-

cionales hasta tal il;"";;;".ti" r"."iri" ló[ica se convirtió en el tipo más

usado para el diseño de sistemas digitales. Iiay muchas. versiones (o series)

de compuertu, ¡¿.iJuJ'C'ii- i;. nJmbres y cáracterísticas de cinco versio-

nes aparece'' e,' la-Tablu t3-2, conjuntam-ente con su retardo de propaga-

;tó"; ñ;;". ¿e dirlpaii¿" a"'potencia. El producto velocidad-potencia es

un parámetro importánte para comparar laé compuertas básicas. Este es

un producto ¿.f ."i"ráo-á"-propugu.ión y la disipación de potencia medida

en picojoules (pJ). Ú" u"to' balo pa'a este parámetro es-una cifra deseable'

Dorque indica q.,. * retardo d. p.opugucián dado puede lograrse sin disi-

pacón de potencia excesiva o viceversa'La compue.tu li i normalizada fue Ia primera versión en la familia

T T L . E s t a c o m p u e r t a b á s i c a f u e c o n s t r u i d a c o n d i f e r e n t e s v a l o r e s d e r e s i s -tenc iasparaproduc i rcompuer tasconba jad is ipac iónomása l tave loc idad.El retardo ¿u p.op"?u.ió"-á; una familia lógica saturada depende grande-

mente de dos f""ú;a; ;i;mpo de almacenamiento y constantes de tiempo

propagación Disipación de velocidad-

Nombre Abreviatura (ns) potencia (mW) potencla (p'J Iia (pJ )

.i

I

rJ

jli

ttIi¡

TTL normalizadaTTL bajo poderTTL alta velocidadTTL SchottkY

TTLLTTLHTTLSTTL

l0J J

6J

9 ,5

l0I

22l92

Producto

100J J

r32) I

19

Tabla 13-2 Versiones TTL y sus característ ici '

TTL SchottkY bajo Poder LSTTL *

5 9 2 C I R C U I T O S I N T E G R A D O S D I G T A L E S cAP. 13

,RC. Reduciendo e i t iempo de a imacenamiento se aumenta e l retardo de pro-pagación. Reduciendo los val{-¡res de ia resistencia en el circuito, se reducenlas c,onstanrtes de tierrqo R(' s .r ¿-tlr\e\ña e\ retards deqropaqariórr. Psrsupuesto, se sacr i f ica una c i rs .pac: ' ,n ie potencia a l ta ya que las res is ten-cias bajas requieren mas corriÉn:t oe .a t 'uente de ¡roder. La velocidad dela compuerta es inversamente prL,D_:(-: ,::al al retardo de propagación.

En la compuerta TTL c ie bar¿ ¡ :erc ia los valores de las res is tenciasson mayores que en la compuena l : : : :a l izada para reduci r la d is ipaciónde potencia, pero se aumenta e. :¿: - ' - : . : , c ie propagación. En Ia compuertaTTL de a l ta veloc idad, los valore¡ i= . - rs res is tencias se d isminuyen parareducir el retardo de propagacion. x: :. aumenta la disipación de poten-c ia. La TTL Schot tky es Ia ú l t ima nei , :a e¡r la tecnología que e l imina e lt iempo de a lmacenamiento de los r ra: . : .s tLJres ev i tando que vayan a satu-rac ión. Esta vers ión aumenta la ve. :c^caci de operación s in un aumentoexcesivo en la d is ipación de potencia La 'e¡s ión TTL Schot tky de bajapotencia sacrif ica un poco de velociciai para reducir la disipación de po-tencia. Es más o menos igual a la TTI- :r,,,: 'nalizada en retardo de propaga-ción, pero tiene solamente un quinr.-, ce ci:stpación de potencia. Tiene elmejor producto de velocidad-potencia ] ' comr I consecuencia, se convirtió enla versión más popular para diseños nue\',,s.

Todas las vers iones TTL están d isp,n ib,es en paquetes SSI y en for-mas más complejas como funciones \lSI I LSI. Las diferencias en las ver-s iones TTL no están en las funciones drg l ta les que e l las conforman, s inoen los valores de las resistencias y el t ipo de rransistores que usan su com-puerta básica. En cualquier caso-las compuertas TTL en todas las versio-nes vienen en tres tipos diferentes de configuraciones de salida.

1. Salida de colector abierto.

2. Salida de poste totémico.

3. Salida de tres estados (o triestado).

Estos tres tipos de salidas serán considerados en asocio con la descripcióndel circuito de la compuerta básica TTL.

Compuer ta con sa l i da de co lec to r ab ie r to

La compuerta básica TTL mostrada.en la Figura 13-11 es un circuito modi-ficado de la compuerta DTL. Los emisores múltiples en el transistor Q1están conectados a las salidas. Estos emisores se comportan la mayoríadel t iempo como los diodos de entrada en la compuerta DTL ya que ellosforman una juntura pn con su base común. La juntura base colector de Q 1actúa como otro diodo de juntura pn correspondiente a D 1 en la compuertaDTL (ver Figura 13-5). El transistor Q2 remplaza al segundo diodo D2, enla compuerta DTL. La salida de la compuerta TTL se toma del colectorabierto de Q3. una resistencia conectada a v"" debe agregarse externa-mente al paquete de cI para que la salida "hale" hacia el nivel alto de vol-taje, cuando Q3 está en corte; la salida actúa como circuito abierto. Larazón para no colocar la resistencia internamente, será discutida poste-riormente.

B

Figura lB-l l Compuerta TTL de colector abierto

Los dos niveles de voltaje de la compuerta TTL son 0,2 v para er nivelbajo y de 2,4 a b V para el nivel alto. El circuito b;i;; "J.

.r'u compuerraNAND. si cualquiei entrada es baja, la corresponñ;;; f,r't.rra base emi-sor en Q1 está polarizada directameníe. Fl.l voltáj";i;l;" de Q1 es igualal voltaje de entrada de 0,2 v más una caída v,"n aá o,l üJ o,g V. para queQ3 comience a conducir, el camino desde or üá".t"-ol'a"ná.onrepone¡se alpotencial de caída en.n diodo en la juntura pn d,e base colector de e1y doscaídas ! ; t , "1Qt v.Q.g ó Sx0,6: r ,a V. Cá-o L-t ; . . á" el se mantieneen 0,9 v por la señal de entrada, la Áarida del transisio. ,,o p.r"ae conduciry se pone en corte. El nivel de salida estará alto si una resistencia externase conecta entre la salida y V"" (o un circuito abie¡to si no se usa laresistencia).si todas las entradas son artas, ambos e2v eB conducen y se saturan.El voltaje de base de el es igual a la caída a" íori"¡ultr""¿. de la junturapn de base colecto¡_más dos caídas V"".en ezv e5,; ; ; o menos 0,Zx3:2,r v. como todas ras sar idas rorr l l t . v -ávJ*. or" l ,¿ v, las juntu-ras de base emisor de^Q1están todas polarizadas i"""iul".,te. Cuando eltransistor de salida QB 19- satura (contando q"" art" ii""" un camino decorriente), el voltaje de salida será menor que 0,2 V. Esto confirma las con_diciones de la operación NAND.En el análisis anterior, -se dice que la juntura de base colector de e1actúa como- una juntura de diodo pn. Esto es verdadero en la condición deestado estable. Sin embargo, durante la transición de corte, e1 no exhibereacción del t¡ansistor resultante de una reducción

"., ,i-i"tu.ao de propa_gación. cuando todas las entradas están altas v

""u"ao urru ¿" las entra-das se lleva a un nivel bajo, ambos eiv es empiezan a conducir. En estemomento, la juntura de corectoi de e1 se polariza i.ru".rr-"rte y er emisorse polariza directamente, de manera qru

"l transistor el^.,rá -o-"ntánea-mente a la región activa. La corriente de colector de ei"i""" de la base deQ2 y quita rápidamente el exceso de ca.ga almace.,aáa en e2 durante un

I¡;jI

iI1

"iIIt

I

t

594. c IRCUIToS INTEGRADoS DIGITALES c A P . 1 3

estado de saturación previo. Esto causa una reducción en el t ipo de alma-cenamiento del c i rcu i to comparado con la entrada t ipo DTL. El resul tadoes una reducción del t iempo de desactivación de la compuerta.

La compuerta TTL de colector abierto operará sin una resistencia ex-terna cuando se conecta a las entradas de otras compuertas TTL, aunqueesto no se recomiende, debido a la inmunidad al bajo ruido que se encuen-t ¡a. Sin una res is tencia externa, la sal ida de la compuerta será un c i rcu i toabier to cuando Q3 esté en cor te. Un c i rcu i to abier to a una entrada de unacompuerta TTL se comporta como si tuviera una entrada de nivel alto (perouna pequeña cantidad de ruido puede cambiar esto a un nivel bajo). cuan-do Q3 conduce, su colector tendrá un camino de corriente entregado por laentrada de la compuerta de carga a través de v." , ia resistencia de 4 k ey la juntura base emisor polar izada inversamente.

Las compuertas de colector abierto se usan en tres aplicaciones princi-pales: acc ionamiento de una lámpara o re levo, conformación de lógica a lam-brada y para Ia construcción de un s is tema de base común. una sal ida decolector abier to puede accionar una lámpara a t ravés de una res is tenciaIimitada. cuando ia salida es baja, el transistor saturado e3 forma un ca-mino para la corr iente que prende la lámpara. Cuando Ia sal ida del t ransis-tor está inactiva, la lámpara se apaga porque no hay un camino para lacorriente.

s i las sal idas de var ias cornpuertas TTL de colector abier to se conec-tan juntas con una sola res is tencia externa, se const i tuye una AND lógicaalambrada. l l ,ecuérdese que la función AND de lógica positiva da un nivela l to s i todas ias var iables son a l tas, de lo contrar io la función es baja. Consalidas de compuertas de colector abierto conectadas entre sí, la salidacomún es alta solamente cuando todos los transistores de salida estén encor te (o a l to) . S i un t ransis tor de sal ida conduce, éste obl iga ia sal ida a unestado bajo.

La lógica alamb¡ada realizada con compuertas TTL de colector abierto,se dibuja en la Figura 13-12. La forma física en (a) muestra cómo deben serconectadas las salidas a Llna resistencia común. El símbolo gráfico para talcr ¡nexión -qe demuestra en (b) . La función AND fbrmada a l conectar las dosen' ; radas jurr tas se l lama función AND alambrada. La compuerta AND setir ' i--uja con iíneas que van desde el centro de la compuerta para distinguir-i: l i le una compuerta convencional. La compuerta AND alambrada no es unac()mpuerta física, sino solamente un símbolo para designar la función obte-nrda de Ia conexión que se indica. La función de Boole que se obt iene delc i rcu i to de la F igura 13-12 es la operación AND de las sal idas de las doscompuertas NAND:

Y : (AB)' .(CD)' : (AB + CD),

Se prefiere Ia segunda expresión ya que muestra una operación que se tratacomúnmer.r te como una función AND-OR-INVERT (ver Sección 3-7) .

- Las compuertas de colector abierto se conectan conjunrament,e paraformar un bus común. En cualquier momento, todas las salidas de Ia óom-puerta se conectan al bus excepto una que debe mantenerse en su estadoalto. La compuerta seleccionada ¡,ue..de ser elegida en su estado alto o bajo,

{ a ) Conex ión f i s i ca

F igu ra 13 -12 AND a lambrada de\ ' : ( A B - ( ' t ) ) '

ñ

(D

( b ) Símbolo gráf ico de lalógica alambrada

dos cornpuertas de colector abie¡ to (ca),

dependiendo de si se quiere trasmitir un 1 ó 0 al bus. Los circuitos de con_trol deben ser usados para seleccionar la compuerta particular que accionael bus en un momento dado.

La Figura 13-13 muestra la conexión de cuatro fuentes conectadas auna línea de bus común. cada una de las cuat¡o entradas acciona un inver-sor de colector abierto y las salidas de los inversores se conectan juntaspara formar una sola línea de bus. La figura muestra que tres de las entra-das son_0, lo cual produce un 1, o un n ivól a l to en e l bus. La cuar ta entrada,1.,, puede trasmitir ahora información por medio de la línea de bus común

vcc

J

tI:i

I&

f

Figura 13-13 Compuertas de colector abier to que formanI r r ea de l , us r ' omun

una

5v5

596 CIRCUITOS INTEGRADOS DIGITALES CAP. 13

al inversor 5. Recué¡dese que una operación AND se realiza con lógica alam-brada. Si 4 : 1, la salida de la compuerta 4 es 0 y la operación AND alam-brada produce un 0. s i 14:0, la sal ida de la compuerta 4 es 1y la operaciónA\D alambrada produce un 1. Así, si todas las demás salidas se mantienenen i -r ' la compuerta seleccionada puede trasmitir su valo¡ a través del bus.El valor t¡asmitido es el complemento de 1r, pero el inversor b en el extre-mc, de recepción puede invertir fácilmente ia señal de nuevo y hacer y : I¿.

Sal ida t ipo poste totémico

La impedancia de salida de una compuerta es normalmente resistiva másuna carga capacitiva. La carga capacitiva consiste de la capacidad del tran-sistor de salida, la capacidad de las compuertas de carga y cualquier otracapacidad perdida del alambre. cuando la salida cambia del estado bajo alalto, el transistor de salida de la compuerta va de saturación a corte y lacapacidad de carga total, C, se carga exponencialmente desde el nivel devoltaje bajo hasta el alto, con una constante de tiempo igual a RC. para lacompuerta de colector abierto, -R es una resistencia externa marcada RI,.Para un valor de operación t íp ico de C:15 pF y B. :4 kO, e l retardode propagación de una compuerta TTL de colector abierto durante el t iem-po de desactivación, es 35 ns. Con un circuito de arranque actiuo que rem-place la resistencia ,t¡. de arranque pasiuo, el retardo de propagáción sereduce a 10 ns. Esta configuración, mostrada en la Figuru i3-14,-se l lamauna salida tip poste totémico porque el transistor Qa eÁtá "encima" de e3.

La compuerta TTL con la salida de poste totémico es igual a ra compuer-ta de colector abierto, excepto por el transistor de salida Q+ y el diodó D r.cuando la salida Y está en el estado bajo, Q2 y QB son llevados a satura-ción como en la compuerta de colector abierio. El voltaje en el colector deQ2 es l ' r " (Q3 ) + V IE (Q2) ó 0 ,7 +0 ,2 :0 ,9 V . La sa l i da Y : VcE(Qg)

v r r = 5 Y

Figura 13-14 Compuerta TTL con sal idatipo poste totémico

s E c . 1 3 - 5 LOGICA DE TRANSISTOR.TRANSISTOR ( -NL 53 :

:0,2 V. El transistor Q4 está en corte porque su base debe estar a una cal-dav"" más una caída en un diodo ó 2x0,6:1,2 v, para empezar.a condu-cit. ó"o-o el colector de Q2 se conecta a la base de Q4, el voltaje de este

último es solamente 0,9 V en vez de 1,2 V requeridos y por tanto Q4 está encorte. La razón para colocar un diodo en el circuito, es suministrar una caí-da de voltaje di un diodo en el camino de salida y asegurarse que Q4 estéen corte con Q3 saturado.

Cuando lá salida cambia al estado alto porque una de las entradas cae

al estado bajo, los transistores Q2 v Q3 se ponen en corte.-Sin embargo, l1

salida p".*án"." momentáneamónte baja debido a que el voltaje a través del

consensador de carga no puede cambiar instantáneamente' Tan pronto como

Q2 esté en corte, -Q4

cónduce porque su base está conectada a Vcc PoImedio de la resistencia de 1,6 [ f¿. l,a corriente necesaria para cargar el

condensador de carga, causa que Q4 se sature momentáneamente, el voltaje

de salida se incrementa con una constante de tiempo BC. Pero R en este

caso es igual a 130 0, más la resistencia de saturación de Q4, más la re-

sistenciatel diodo para un total de 150 0. Este valor de R es mucho máspequeño que la resiitencia pasiva de arranque usada en. un circuito de co-

i""ior abierto. Como corr.".rrett"ia, la transición de un nivel bajo a un nivel

alto es mucho más rápida.A medida que la carga capacitiva se acumula, el voltaje de salida au-

menta y la coriiente en ?¿ disminuye, llevando el transistor a la región

activa. -A"í,

.r, contraste con otros transistores, Q4 está en la región actiu-a

cuando está en la condición de estado estable. El valor final del voltaje de

salida es entonces 5 V, menos una caída V¿" en Q4, menos la caída en el

diodo Dlo sea,3,6 v. El t ransistor Q3 va al corte muy rápidamente, pero

durante el tiempo de transición inicial, ambos Q3 V Qa conducen y se in-

duce un pico de corriente desde la fuente de poder. Este pico de corrientegenera tüido u.t el sistema de distribución del suministro de potencia'

Óuando el cambio de estado es frecuente, el pico de corriente transienteaumenta la necesidad de corriente de la fuente de poder y la disipación depotencia promedio del circuito aumenta-

La cánexión de lógica alambrada no se permite con circuitos de salidade poste totémico. Cuando dos circuitos de poste totémico se conectan jun-

tos, con la salida de una compuerta alta y la salida de la segunda baja, la

cantidad excesiva de corripnte exigida puede producir suficiente calor pa-

ra dañar los transistores del circuito (ver Problema 13-7). Algunas compuer-

tas TTL son construidas para soportar la cantidad de corriente que fluye

bajo esta condición. En cualquier caso, la corriente de colector en la com-pulrta baja, puede ser lo suficientemente alta para desplazar al transistorá la región

"óti. '" y producir una salida de voltaje en la conexión alambra-

da mayor que 0,8 V, lo cual no es una señal binaria válida para la compuertaTTL.

Compuerta TTL SchottkY

Como se ha mencionado anteriormente, una reducción en el tiempo de alma-cenamiento resulta en una reducción del retardo de propagación. Esto sedebe a que el tiempo necesario para que el transistor pase a saturación,

:{\

I!

F

598 C IRCUITOS INTEGRADOS D IG ITALES CAP ' 13

retarda el cambio del transistor de la condición de conducción al corte. La

saturación puede ser e l iminada colocando un d iodo Schot tky entre la base

¡' ei colector de cada transistor saturado en el circuito. El diodo Schottkyse torma por la juntura de un metal y un semiconductor, en contraste conun diodo convencional, el cual está formado por la juntura de un material:emiconductor t ipo n y tipo p. EI voltaje a través del diodo Schottky con-

cluctor es solamente 0,4 V, en comparación a 0,? V en un diodo convencional.La presencia de un diodo Schottky entre Ia base y el colector, previene al

t ransis tor de i r a saturación. El t ransis tor resul tante es l lamado t ransis t r ¡ r>thot tky. EI uso del t ransis tor Schot tky en un TTL, d isminuye e l retardo

:srrsrr-¡u-ih¡\lrS-utrñr-rr;r¡¡ái;rr>rifrs¡x>-l-errtra.

La compuerta TTL Schottky se muestra en la Figura 1B-1b. Nótese elsímbolo especial usado para los transistores y diodos Schottky. El diagra-ma muestra todos los transistores como del tipo Schottky excepto Q4. Sehace una excepción de Q4 porque no se satura sino que permanece en laregión activa. Nótese también que los valores de las resistencias han sidoreducidos para disminuir más el retardo de propagación.

Además de unos transistores Schottky y resistencias de menor valor,el circuito de la Figura 13-15 incluye otras modificaciones no disponiblesen la compuerta normalizada de la Figura 13-14. Dos transistores nuevos,Q5 v Q6 han sido agregados y los diodos Schottky se colocan entre el termi-nal de entrada y tierra. No hay un diodo en el circuito de poste totémico.Sin embargo, la nueva combinación de Qb y Q4 aún producen las caídasvrr, necesarias para prevenir Q4 de conducir cuando la salida está baia.

Figura 13-15 Compuerta TTL Schottky

\S E C 1 3 - 5 L O G I C A D E T R A N S I S T O R - T R A N S I S T O R

- - - 5 - : ' :

Esta combinación comprende un seguidor de emisor doble llamado pc' lL;-

lington. Este par produce una ganancia de corriente alta y una reslstenci¿

e*t'remadam".rt" ü"¡u. Esto es exactamente lo que se necesita durante e,

."-¡iá bajo a alto de la salida, resultando en un aumento del retardo de

propagación.' - Lás diodos en cada entrada mostrados en el circuito, ayudan a eliminar

cualquier zumbido que pueda ocurrir en las líneas de entrada. Bajo condi-

¿;;; transientes dl iniercepción, las líneas de señal aparecen inductivas;

esto conjuntamente con la óapacitancia parásita, puede causar oscilación

á" .e¡alér o zumbidos. Cuandó la salida de la compuerta cambia de un es-

iaao atto al bajo, la forma de onda del zumbido en la entrada, puede causar

.rirr"l", por debajo de tierra, en el rango de 2- 3 v dependiendo de la longi-

tud de ü lítt"u. Los diodos conectados a tierra ayudan a eliminar este zum-

bi-do, yu que conducen tan pronto como el voltaje negativo exceda a 0,4 v'

Cuatráo ei nivel negativo .ó li-itu, también el zumbido positivo se reduce.

La característica de-los diodos limitadores, al limitar los efectos de la línea,

ha sido muy útil ya que todas las versiones de compuertas TTL los usan.La resiátencla aef emisor de Q2 en Ia Figura 13-14, ha sido remplazada

en la Figura 13-15 por un circuito que consiste de un transistor Q6 y dosresistenclas. El efecio de este circuito es reducir los picos de corriente, dis-

cutidos previamente al activarlo. EI análisis de este circuito, que ayuda-a

reducir !l ti"-po de propagación de la compuerta, es un poco complicadopara ser presentado en esta breve discusión-

f Compuer ta de t res es tados

como se ha mencionado antes, las dos salidas de las compuertas TTL con

estructuras de poste totémico, no pueden ser conectadas como en las sali-

das de colector abierto. Hay sin embargo, una clase especial de compuerta

tipo poste totémico que peimite la conexión alambrada de las salidas con

el prlpósito de formár un sistema de bus común. Cuando una compuerta

ff l á" salida tipo poste totémico tiene esta propiedad, se le llama compuer-ta de fres estados (o triestado).

una compuerta de tres estados tiene tres estados de salida: (1) un es-

tado de bajo nivel cuando el transistor inferior del poste totémico está con-

duciendo y el superior está en corte; (2) un estado de nivel alto cuando el

transistor"superiór del poste totémico está conduciendo y el inferior está

en corte y (3) un tercer estado en que ambos transistores del poste totémi-

co estén lnactivos o en corte. El tercer estado presenta un circuito abierto

o un estado de alta impedancia, el cual permite una conexión alámbrica

directa de muchas salidas a una línea común. Las compuertas de tres es-

tados eliminan la necesidad de las compuertas de colector abierto en la

configuración del bus.ia Figura 13-1G(a) muestra el símbolo gráfico de una compuerta sepa-

radora de tres estados. Cuando la entrada de control C e; alta, la compuer-

ta se habilita y se comporta como un separador normal con una salida igual

al valor binario de entiada. Cuando la entrada de control es baja, la salida

es un circuito abierto que presenta una impedancia alta (el tercer estador

independientemente dei nalor de la entrada A. Algunas compuertas de tres

¡¡

I

W CIRCUITOS INTEGRADOS DIGITALES cAP. 13

estados producen un estado de alta impedancia cuando la línea de controles alta. Estq se muestra simbólicamente en Ia Figura--rg-rot¡1. .qq"i .,tienen dos círculos pequeños, uxo para la salida del

-inversor y

'eÍ otro para

indicar que la compuerta se habilita cuando C está baja.EI diagrama del circuito del inversor de tres estados se muestra en Ia

Figura 13-16(c). Los transistores Q6, Q7 y Q8, asociados con la entrada decontrol forman un circuito similar a la compuerta de colector abierto. Lostransistores Ql- Q5, asociados con la entrada de datos forman un circuitoTTL de poste totér4ico. Los dos circuitos se conectan juntos por medio deldiodo D1. Como en'el circuito de colector abierto, el transistor Q8 se poneen corte cuando la entrada de control en C está en el estado de bajo nivel.Esto previene al diodo D 1 de conducir y también al emisor en Q 1 conectadoa Q8 que no tiene camino de conducción. Bajo esta condición, el transistorQ8 no tiene efecto en la operación de la compuerta y la salida de Y dependesolamente de la entrada de datos en A.

Cuando la entrada de control es alta, el transistor Q8 conduce y la co-rriente que fluye de V", a través del diodo D 1 causa que el transistor Q8se sature. El voltaje en la base de Q5 es igual ahora al voltaje a través deltransistor saturado Q8 más la paída de voltaje en un diodo o 0,9 V. Estevoltaje desactiva Q5 y Q4, ya que es menor que dos caídas yBr. Al mismotiempo, la entrada baja de uno de los emisores de Q 1, fuerza al transistorQ3 (y Q2) a ponerse en corte. Así se inactivan ambos Q3 V Qa en el postetotémico y la salida del circuito se comporta como un circuito abierto conuna impedancia muy a\ta d,e sa\id,a.

Un bus de tres estados se conforma alambrando varias salidas de tresestados juntas. En cualquier momento dado, solamente una entrada de con-tro\ se habi\ita mientras que \as otras sa\idas están en eI estado de altairnpeüancia. Laúnic,a camluelta que no esté en el estado de alta impedancia,puód. trasmitir información binaria a lo largo de} bus comün. Se debe tenerextremo cuidado, que todas las compuertas excepto una, estén en eI tercerestado; de lo contrario se tend¡ía una condición indeseable que tiene dossalidas activas tipo poste totémico conectadas juntas.

Una característica importante de la mayoría de compuertas de tresestados, es que el retardo de habilitación de la salida es mayor que el re-tardo de inhabilitación de salida. Si un circuito de control habilita unacompuerta e inhabilita otra al mismo tiempo, la compuerta inhabilitada secoloóa en un estado de alta impedancia antes de habilitar la otra compuer-ta. Esto elimina la situación de que ambas

-cbmpuertas estén activas al

mismo tiempo.Hay uná pequeña corriente de fuga asociada con la condición de alta

impedancia ett una compuerta de tres estados. Er4pero, esta corriente estan pequeña que se pueden conectar hasta 100 salidas de tres estados paraformar una línea de bus común.

1 3 - 6 L O G I C A D E E M I S O R A C O P L A D O ( E C L )

La lógica de emisor acoplado (ECL) es una familia lógica digital no satu-rada. Como los transistores no se saturan, es posible lograr un retardo depropagación de 2 ns y aún por debajo de 1 ns. Esta familia lógica tiene el

Entradade datos

Entradade control

r \ l ' : A s i C : A l t o f \ I ' : A s i C : B ¿ r _A 1> l 'a l ta impedancia A 1>o-- Y a l ra imped¿: ; . ¡

4 s i C: Bajo vn s i C: Al tot -

c ¿ C -

(a ) Compuerta separadora detres estados

(c ) Diagrama del circuito pa¡a el inversorde tres estados de (b)

Figura l3-16 Compuerta TTL de tres estados

(b) Compuerta inversora detres estados

;

¡I¡t1:

t¡li :

a1-J I

f f i2 CIRCUITOS INTEGRADoS DIGITALES cAP. 13

menor retardo de propagación que cualquier otra familia y se usa principat-mente en sistemas que requieren una velocidad alta de operación. Su in-munidad al ruido y disipación de potencia, sin embargo, son los peores detodas las familias lógicas disponibles.

un circuito básico típico de la familia ECL se muestra en la Figura13-1i. Las salidas entregan ambas funciones oR y NoR. cada entrada es-ta conectada a la base del transistor. Los dos niveles de voltaje son -0,8\- para un estado alto y cerca de - 1,8 V para un estado bajo. El circuitoconsiste de un amplif icador diferencial, una red polarizada compensada portemperatura y voltaje y una salida de seguidor de emisor. Las salidas delemisor requieren una resistencia de desangre para que fluya la corriente.Esto se obtiene mediante la resistencia de entrada -R¡ de otra compuertasimilar o de una resistencia externa conectada a una fuente negativa der o i ta je.

El circuito polarizado interno compensado por temperatura y voltaje,entrega un voltaje de referencia al amplif icador diferencial. El voltaje depolarización V¡¡ se establece en - 1,3 V, el cual es el punto intermediode Ia variación lógica de la señal. Los diodos en el divisor de voltaje conjun-tamente con Q6, conforman un circuito que mantiene un valor constante\',," a pesar de los cambios de temperatura o suministro de potencia. Cual-quiera de las entradas de la fuente de poder se pueden usar como tierra.Sin embargo, el uso del nodo V". como tierra y V¿" como - b,2 Y, dacomo resultado una mayor inmunidad al ruido.

Si cualquier entrada en la compuerta ECL está alta, el transistor co-rrespondiente conduce y Q5 se pone en corte. Una entrada de -0,8 V causaque el transisto¡ conduzca y coloque - 1,6 V en los emisores de todos lost ransis tores ( la caída Vu, en los t ransis tores ECL es 0,8 V) . Como VBa:1,3 V el voltaje de base de Q5 es solamente 0,3 V más positivo que su emisor.Q5 está en corte porque su voltaje Vr" necesita al menos 0,6 V para comen-zar a conducir. La corriente en la resistencia R"2 fluye hacia la base deQ8 (siempre que se tenga una resistencia de carga). Esta corriente es tanpequeña que solamente ocurre una caída de voltaje despreciable a travésde R,.r. La salida OR de la compuerta está a una caída V", por debajode tierra o -0,8 V, lo cual constituye el estado alto. La corriente fluye atrar'és de R,.r y el transistor que conduce causa una caída de cerca de1 \- por debajo del nivel de tierra (ver Problema 13-9). La salida NOR estáa una caida Vu" por debajo de este nivel, o sea en - 1,8 V, lo que cons-t i tuy-e e l estado de n ivel bajo.

Si todas las entradas están en nivel bajo, todos los transistores de sa-lida se ponen en corte y Q5 conduce. El voltaje en el nodo de emisor comúnestá a una caída V¡¡; por debajo d,e V"" ó -2,1 V. Como la base de cadaentrada está en el nivel bajo de - 1,8 v, cada juntura de base emisor tienesolamente 0,3 V y todos los t ransis tores se ponen en cor te. .R, .2 consumecorriente a través de Q5 dando como resultado una caída de voltaje de cercade 1 V, haciendo que la salida OR esté a una caida V", por debajo de estevalor en - 1,8 V, o sea el nivel bajo. La corriente en .R. , es despreciable yla salida NOR estará a una caida Vu" por debajo de tierra en -0,8 V, osea e l n ive l a l to . Esto ver i f ica las operaciones OR y NOR del c i rcu i to.

E H

3z

6

ñ v.t

ó T O' t 9 - !

a: ! ^ |

ú . 9 o i i

5€ E : E i Ic < ) E E i 3 1

R : : It

6 ' ¡I r ¡

O

¡-

^ ¡ r

h¡

!

¿t

IIIt

j

v r\ r

603

( A + B ) ' + ( c + D ) ' =l ( A + B X C + D ) \ '

I ---I-.q- (/4 + B)' NoRB-- - l_ / -U+B\ oR

( A + B ) ( C + D )

(a) Compuerta aislada (b) Combinación alambrada dedos compuertas

Figura 13-18 Símbolos gráficos de las compuertas ECL

El retardo de propagación de la compuerta ECL es 2 ns y Ia disipaciónde potencia es 25 mw. Esto da un producto velocidad-poder de 50, el cuales áproximadamente el mismo que el TTL Schottky. El margen de ruido es.e.cá de 0,3 V y no es tan bueno como el de la compuerta TTL. Es posibleuna alta capacidad de carga en Ia compuerta ECL, debido a la impedanciaalta de entiada del amplificador diferencial y la impedancia baja de salidadel seguidor de emisor. Debido a la extrema velocidad de las señales, losalambies externos actúan como Iíneas de trasmisión. Con excepción dealambres cortos de pocos centímetros, las salidas ECL deben usal cablescoaxiales con un acabado resistivo para reducir las deflexiones de Ia línea.

El símbolo gráfico para la compuerta ECL se muestra en la Figuta 13-18rar. Hay dos sal idas di iponibles: una para la función NoR y la otra para lafunción OR. Las salidas de dos o más compuertas ECL, pueden ser conec-tadas conjuntamente para formar lógica alambrada. Como se ve en Ia Figu-ra 13-18(b), una conexión alambrada externa de dos sal idas NOR produce

una función OR alambrada. tlna conexión alambrada interna de dos salidasoR se usa en algunas cI ECL para producir una AND alambrada (algunas

veces Ilamada lógica dot-AND). Esta propiedad puede utilizarse cuando lascompuertas ECL se usan para formar las funciones OR-AND-INVERT y

O R - A N D .

1 3 - 7 S E M I C O N D U C T O R D E O X I D O D E M E T A L ( M O S )

El transistor de efecto de campo (FET) es un transistor unipolar' ya que suoperación depende del flujo de un solo tipo de portador. Hay dos tipos detiansistores áe efecto de campo: el transistor de juntura de efecto de cam-po (JFET) y el semiconductor de óxido de metal (MOS). El pr imero se usaón circuitos lineales y el último en circuitos digitales. Los transistoresMOS pueden ser fabricados en menor área que los transistores bipolares.

Lá estructura básica de un transistor MOS se muestra en la Figura13-19. El MOS de canal p consiste de un substrato ligeramente inyectadocon material de silicón de tipo n. Dos regiones se inyectan fuertemente por

difusión con impurezas tipo p para formar la fuente y el drenaje. La regiónentre las dos secciones de tipo p sirven como canal. La puerta es una placametálica separada por el canal mediante un dieléctrico aislado de dióxido

604

SEC. 13-7 SEMICONDUCTOR DE OXIDO DE METAL {MOS) f f i !

de silicón. Un voltaje negativo (con respecto al substrato) en la puertacausa un gampo eléctrico inducido en el canal, lo cual atrae ios portuJo.".de tipo p del substraro. A medj{a que aumenta la magnit,rá ¿"t ;rlr.J;-;;.gativo en Ia puerta; la regióJr debajo de ella acumula ñás portadores po.rti-vos, aumenta la conductividad y la corriente fluye de la fuente al drenaje,siempre y cuando haya una diferencia de voltaje entre esos dos terminatés.. H"I cu-atro tipos básicos de estructuras Mos. El canal puede .., aui

tipo p ó n dependiendo de si los portadores en su mayoría deban ser huecoso electrones. El modo.de-operación puede ser por

"n.iqrru.i*iento o empo-

brecimiento (depletion), dependienAó ¿et estado aef calal- con cero voltajede puerta. si el canal al comienzo está ligeramente inyeci"do

"o' impurezás

tipo p (canal difundido), el canal de conlucción se produce con un voltajecero de puerta y el dispositivo se dice que opera en el modo d,e empobreíi--míento. En este modo.la co*iente fluye a no ser que el .""u1

"rt¿.lip"üi.-cido por un campo aplicado a la puerta. s_i la regián por debajo de t" f,reÁse deja sin carga inicialmente, el canal debe ser it aucido po, ár ."-pó á. t"puerta antes de que la corriente fluya. Así, la corriente dei canal es árrrique_cida por el voltaje de la puerta y tai dispoÁitivo se dice que áp.r"

"n el modode enriquecimíento.

La fuente es el terminal a través del cual la mayoría de los portadoresentran la barra. El drenaje es el terminal a través dei cual la maybría de losportadores dejan la barra. En un Mos de canal p, el terminal fúente se co_necta al substrato y el voltaje negativo se aplióa al terminal de drenaje.cuando e,l _v-oltaje de puerta e*ta pó. encima del voltaje-áe u*bral v, k;;-ca de -2 V), no fluye corriente en el canar y el camino del drenaju

" lu

fuente es como un circuito abierto. cuando el voltaje de puerta es suficien-temente negativo por debajo de vr, se forma un cattai y los portadorestipo p fluyen de la fuente al drenaje. Los portadores tipo i son positivos ycorresponden a un flujo de corriente positivo desde la ruente al i.en"¡e.- "

En el Mos de canal n, el terminal fuente está conectado al substratoy se aplica un voltaje positivo al terminal de drenaje. cuando el volúje á;la puerta está-por debajo del voltaje de umbral v, (cerca de 2 V), ,,o ituy.corriente en el canal. cuando el voltaje de puerta es suficientemente poii-tivo sobre lr pa'' formar el, canal, lós poriadores de tipo n fruyen áe Iapuerta al drenaje. Los portadores tipo N son negativos, ios cualós corres-ponden a un flujo de corriente positño de drenajá a fuente. El voltaje um-bral puede variar entre 1 y 4 V dependiendo del iroceso particular usado.

( a ) cana l p

F igu ra 13 -19

(b ) cana l n

Estructura básica de un t ransistor MOS

S E M I C O N D U C T O R D E O X I D O D E M E T A L { M O S )

puerta ( - )

susbstrato t ipo n

pue¡ta ( * )

substrato tipo p

606 CIRCUITOS INTEGRADOS DIGITALES CAP. J 3

Los simbolos gráficos de los transistores MoS se muestran en Ia Figu-ra 13-20. El símbolo aceptado para el t ipo de empobrecimiento es aquel conlíneas interrumpidas entre la fuente y el drenaje. En este símbolo, el subs-trato puede ser identif icado y se muestra conectado a la fuente. Se usaráun srmbolo alterno que no incluye el substrato; en este símbolo, se coloca lailecha en el terminal fuente para mostrar la dirección del f lujo de corriente: ' : : .¿, (desde la fuente a l drenaje en e l canal p y desde e l drenaje a la: j en te en e l cana l n ) .

Debido a la construcción simétrica de la fuente y el drenaje, el transis-: -,r \ los puede ser operado como un dispositivo bilateral. Aunque se opera:-.rrmalmente, de manera que los portadores fluyen de fuente al drenaje, hayc.rcunstancias en que es conveniente permitir un flujo de portadores delorenaje a la fuente (ver Problema 13-12) .

una ventaja del dispositivo Mos es que puede ser usado no solamentecomo un transistor sino como una resistencia. Una resistencia se obtienedei Mos polarizando permanentemente el terminal de puerta para con-ducción. La relación del voltaje fuente drenaje a la co¡riente del canal de-termina el valor de la resistencia. Diferentes valores de resistencias pue-den ser construidas durante la fabricación, f i jando la longitud y un"h.,rudel canal del dispositivo MOS.

Los tres circuitos lógicos que usan dispositivos MoS se muestran enla Figura 13-21. Para un MoS de canal n, el voltaje de suministro vro espositivo (cerca de 5 V) para permitir que la corriente positiva fluya deÍ dre-naje a la fuente. Los dos niveles de voltaje son una función del voltaje deumbral vr . El nivel bajo es cualquier valor entre cero y vr y el nivei altovaría entre v, y vro. Las puertas de canal n usan comúnmente lógicapositiva. Los circuitos Mos de canal p usan voltaje negativo paru vr,,,para permitir que fluya Ia corriente positiva cesde Ia fuente al drénaje. iósdos niveles de voltaje son ambos negativos por encima y debajo del voltajede umbral v, . Las compuertas de ánal p ,r."., gunrrulrrr..rté lógica posi-t i va .

EI circuito inversor mostrado en la Figura 13-2i(a) usa dos dispositivosMos. Ql actúa como la resistencia de carga y Q2 como un dispositivo acti.-vo. La resistencia de carga Mos tiene su puerta conectad.a a vrru man-teniéndola así en su estado de conducción. Cuando el voltaje de entradaestá bajo (por debajo de Vr), Q2 se pone en corte. Como QL está siempreconduciendo, el voltaje de salida está cerca de vrr. cuando el voltaje deentrada es alto (cerca d" vr), Q2 conduce. La corriente fluye desde vr,,a través de la resistencia de carga Q1 y luego Q2. La geometría de dos diJ-

drenajeI

, ! J

puerta --l h substrato' r---1I

fuente

I)I

r ; ---.] |*i,t

Idrenaje ¡)

rJ rlPuerta J F+t substrato r, -- l I

"l *lfuente .S

(a ) cana l p ( b ) cana l n

Figura 13-20 Simbolos para t ransistores MOS

Za

(,

é

,'-¿

. l !

A R :Z ' :

7 !

5 U

l ¡ or . r ñ

F á

Q

!

GS

>vII

tc-- ¿ || ¡ 4 r l L l I|

.¡.-r J-

ITTTt t t ló ó\ q

TII

ó

>'

+s>-

ffi7

positivos Mos debe ser tal que la resistencia de e2, cuando está condu-ciendo. es mucho menor que la resistencia de el puiu *""tuner ra sarida ya un_ r'oltaje por debajo de V,.La compuerta NAND mostrada en la Figura 13-21(b) usa transistoresemisores' Las entradas A y B deben r", u*i". dt;;á." que todos lostransistores conduzcan y.causen que la.sal ida .u po"g" '" i t " . s i cualquierenrrada es taja, el tra.nsisto.r co.respo.rdientl .;-ñ;;';n..corte y la saridaserá alta. De nuevo, la resistencia en serie r¡.maaa p"; lo. ,ú.p".i;i;;;\1oS _a_ctivos, debe ser me_nor que la correspondiente a la resistencia decarga Mos. La compuerta NoR, mostrada .n r" rigui"*tá-zt(.), usa tran_sisto¡es en paralelo. si _c-ualquier entrada_ es atia,

"-r-li""ri.tor co*espon_diente co.nduce y la salida

"r b"¡". si todas tas e.,tra¿a.

-son bajas, todosios transistores activos estarán en corte y la sarida

".tu.¿ "1t".

1 3 - 8 M O S C O M P L E M E N T A D O ( C M O S )

Los circuitos Mos complementados obtienen ventaja del hecho de que am-bos dispositivos de :-ar3l n y p pueden ser fabricados en el mismo substra-to. Los circuitos cMos cór,iiáte' de ambos tip".-a. iispositivos MoSinterconectados para fo¡mar funciones lógicas. El circuito básico es el in-versor' que consiste de un transistor de ca'al tipo p y un transistor decanal tipo n, como se muestra en la Figural}_22(a). El terminal de la fuen-te del dispositivo de canal p está en vo, y er terminal de la fuente deldispositivo de canal n está a tierra. pi"uálo, i;-t;;-il.de estar entref 3 v f 18 v. Los dos niveles de voltaje son 0 ü pa#.iiiuur bajo y vropara el nivel alto.Para comprender la operación del inversor,. se debe repasar el compor-tamiento del transisto¡ MOS de la seccion prevla:

@8 c IRcUIToS INTEGRADoS DIGITALES cAP. 13

I . El Mos de canal n conduce cuando su voltaje de puerta a fuente espositivo.

El MOS de canal p conduce cuando su voltaje de puerta a fuente esnegativo.2 .

3' cualquier tipo de dispositivo se pone en corte cuando su voltajede puerta a fuente es céro.

considere ahora la operación del inversor. cuando su entrada es bajaambas puertas están en potencial cero. La entrada r.t¿-, -voo con res-pecto a la fuente del di.spositivo de canar p y; ó ü ;;-i"Jp".to a ra fuentedel dispositivo de canar n. Er resulJuáo ei que el dispositiio a" canal p seactive y el dispositjvg d.e canar n.se-ponga en corte. Bajo estas condicioneshay un camino de baja impedancia desdJ v' hasia l";iü" y un caminode impedancia muv alta desde la.aliaa halsia tieria.-por'ianto el voltajede salida .e acer"á al nivel ;ttr y,*;üo condicione.-.,á.-ales de carga.cuando la entrada es a.lta, ambas'pu*itá. están en vr; -y-l,

situación seinvierte: el disnositivo de. canar p *u pn"" en corte y er de canar n conduce.El resultado e. gu* la salida ." ó;i;; al nivel bajo de 0 V.

l *

-'"-1_.,Y = A '

v = (AB),

Y = ( A + B ) '

(b) Compuerta NAND (c) Compuerta NOR

Ci rcu i tos lóg icos CMOSFigura 13-22

En cada caso un transistor está conduciendo rnientras q\re el otro estáen corte. Debido a que un transistor siempre se pone en cort;, la disipaciónde potencia dc del circuito cMos es extremadamente baja, del oráen de10 nw. El mayor drenaje de potencia ocurre cuando el c ircui to cMoS cam-b i a c e e s : a d -

La l :s-.ca r : \ f OS se especif ica usualmente para una sola operación desurc:: : : : : : ' - i : . - : . :¿:e., de 5 - 15 \- , pero algtrnos circui tos pueden operar a3 \ ' ' - ¿ - :

" ' ¡ . -p€ :¿r ,os C\ lOS con grandes va lo res de sumin is t ro de vo l -

ta je r : : i - : r - : : -¿ : . - : i i s ipac ión de po tenc ia . E l t iempo de re ta rdo depropa:ac.- : . i -s:- . -- . : ie - . 'e. margen de ruido mejora con el aumento de vol-taje oe sj-" : : :s: : : de pr,¡s¡q1¿. El retardo de propagación del inversor escerca de 25 ns. El margen de ruido es usualmente cerca del 40% del valordel vol taje de suministro Voo. Las ventajas del CMOS, disipación bajade potencia, excelente inmunidad al ruido, alta densidad de empaguey un

amplio rango de voltajes de suministro, Io hacen un fiierte contendoÍ comonorma popular para una familia de circuito digital.

Otras dos compuertas básicas CMOS son mostradas en la Figura 13-22.Una compuerta NAND de dos entradas consiste de dos unidades tipo p enparalelo y dos unidades tipo n en serie, como se muestra en la Figura 13-22

voo

Il*o-lr-

F"a:

Inversor( a )

Itít

i!

tfiI

6 I O C I R C U I T O S I N T E G R A D O S D I G I T A L E S c A P . 1 3

(br . S i todas las entradas están a l tas, ambos t ransis tores de canal p estánen cor te v ambos t ransis tores de canal n en conducción. La sal ida t ieneuna rmpedancia baja- con respecto a tierra y produce un estado bajo. Sic 'a lquier entrada es baja, e l t ransis tor asociádó de canal n se pone en cor_te ' e l t r ans i s to r asoc iado de cana l p conduce . La sa l i da se acop la &yo ,' pasa al estado alto. Las compuertas NAND de múltiples entradas pJe-oen lbrmarse colocando números iguales de transisto.r. d. t ipo p y ti io nen paralelo y serie respectivamente en un arreglo similar al mostrado en laFigura t3-22(b) .

una compuerta NoR de dos entradas, consiste de dos unidades de tipon en paralelo y dos unidades-de tipo p en serie, como se muestra en la Figu-ra l : ) ' -22(c) . cuando todas las entradas están bajas, ambas unidades"decanal p están en conducción y ambas unidades de canal n en cor te. La sa_i ida se acopla I V, , , , y pasa a l estado a l to. Si la entrada es a l ta, e l t ran-srstor asociado de canal p se pone en cor te y e l de t ipo n se act iva. Estoconecta la sal ida a t ier ra causando r tna .a l idá de baio n ive l .

R E F E R E N C I A S

Taub, H. y D. Schil l ing, Digitar Integrated Erectronics. Nueva york: McGraw-Hi l l Book Co. , 1977.

G,r in ich, v .H.y H. G. Jackson, Int roduct ion to Integrated c i rcu i ts . Nueva york:McGraw-Hill Book Co., 1975.Morris, R. L. y J. R. Miller, Eds., Design ing with rrL Integrafec circurüs. Nue-va York: McGraw-Hill Book Co., 19?1.Garret, L. S., "Integrated-circuit Digital Logic Famiries". IEEE spectrum (oc-tubre, noviembre, diciembre. lg70).De Falcq_J. A., "cornparison and uses of rrl, circuits". computer Design (fe-brero. 1972).

Rlrcrd' w. R. Jr., MEC_L system Design Handború. phoenix, Ariz.: Motorola Se-miconductor Producr s lnc., Ig72.Data Booh Ser¿es SSI)-2058: COS /MOS DigitaL Integrated. Circutts, Somervi_l le . N.J. : RCA Sol id State Div is ion. 1974.

')

1 .

PROBLEMAS

13-1. (a) Determine el voltaje de sal ida de nivel alto de la compuerta RTL para unacapacidad de carga de b. (b) Determine el voltaje de entrada mínimo ."q.ru_rido para l levar un transistor RTL a saturación cuando hrc:20. (c) De losresultados en (a) y (b), determine el margen de ruido d" iu"

"o-prrerta RTL

cuando la entrada es alta y la capacidad de carga 5.l3-2. Demuestre que el transistor de sal ida de la compuerta DTL de la Figura 13_5pasa a saturación cuando todas las entradas están altas. Asuma qu" hrr:29.l3-3. conecte la sal ida y de la compuerta DTL mostrada en la Figura 13_5 a N en-

tradas de otras compuertas similares. Asuma que el transist-or de sal ida estásaturado y que su corr iente de base es 0,44 mA. Asuma h,, _ZO.

l . ^

r d ,' e ,

1 j l - 1 . D : ¡ :C r -

PROBLEM,AS 61 1

(a) Ca lcu le la cor r ien te en la res is tenc ia de 2 ko .(b) Calcule Ia corr iente que viene de cada entrada conectada a Ia compuerta.( c ) Ca lcu le Ia cor r ien te de co lec tor to ta l en e l t rans is to r de sa l ida como una

función de -\ ' .

Encuent re e l va lo r de N que mantenga e l t rans is to r en sa turac ión .

.f iual es la capacidad de carga de la compuerta?

irtr ia interconexión de compuertas I2L para formar un decodif icador

{ . : ¡ rac . - . - ^

- n -

que todas las entradas de Ia compuerta TTL de colector abierto de lal : l -11 es tán en e l es tado a l to de 3 V .

te:mine los voltajes en la base, colector y emisor de todos los transis-

i := .ne e l mín imo ho, . de Q2 que asegure que e l t rans is to r se sa tura .: - .¿ -a cor r ien te de base de Q3.: - : que e l hou mín imo de Q3 es 6 ,18 . ¿Cuá l es la cor r ien te máx ima:,:¿de ser tolerada en el colector para asegurar la saturación de Q3?

-.. es el valor mínimo de 8,. que puede ser tolerado para asegurar Ia: : a c i o n d e Q 3 ?

.¿ndo los transistores de sal ida actuales de dos compuertas TTL der, r abierto, demuestre (por medio de una tabla de verdad) que cuando

)nectados conjuntamente a una resistencia externa ! V,,", la cone-r..- : , c¿bieada produce una función AND. (b) Pruebe que los dos inversores- T L oe colector abierto cuando se conectan juntos producen una función NOR.

=-: ' r conectados para formar una lógica alambrada. Para visual izar por qué:: i r : prohibido, conecte dos de tales circuitos y deje que la sal ida de una. : :püerta esté en el estado alto y Ia sal ida de la otra compuerta en el estado-:- Demuestre que la corr iente de carga ( la cual es la suma de las corr ien--.". : . :==¿ ' , colector del transistor saturado Q4 de la Figura 13-14) es cerca:: - - a =pare este valor con la corr iente de carga recomendada en el

- _ \

- ' : . := : - i : : - - : : t - . : . J . : i : ! ,nes . haga una l i s ta de los t rans is to res que es tán: - . * i : : - : . . -_ : : ¿ . :an conduc iendo en la compuer ta TTL de t res es ta-: - : . . . f ¡ - : " - ' -16rc ' . (Para Ql V QO ser ia necesar io l i s ta r )os es tados: : r . : r : t : r r : : . : i l¿ .as , iun turas de base emisor y base co lec tor ) .

: -- -3:. l is ra-la ¡ .-1 es baja.

: I - . : . : '

= . ¡ a r a ¡ . { e s a l t a .. ! ! u d ¡ l u v ! Y b d r l o .

4,Cuai es el estado de la sal ida en cada caso?

l3-9. Calcule la corr iente de emisor / , a través de r?, en la compuerta ECL de laFigura 13-17 cuando:

(a) Al menos una sal ida está alta en - 0,8 V.(b) Todas las entradas están bajas en - 1,8 V.

Asuma ahora que Ic: In. Calcule la caída de voltaje a través de Ia resisten-cia de colector y en cada caso y demuestre que se requiere cerca de 1 V.

13-10. Calcule el margen de ruido de la compuerta ECL.

612 CIRCUITOS INTEGRADOS DIGITALES cAP. 13

13-11' usando las salidas NoR de dos.compuertas ECL, demuestre que cuando seconectan juntas a una resistencia externa y a un voltaje negativo de sumi_nistro, la conexión alambrada produce una fúnción OR.13-12. EI transistor MoS es bilateral, es decir que la corriente puede fluir de lafuente al drenaje o viceversa. usando esta propiedad, derivá un circuito queconfigure Ia función de Boole:

Y = ( A B + C D + A E D + C E B ) ,

usando seis transistores MOS.13-13' Demuestre el circuito de la compuerta NAND de cuatro entradas usandotransisrores cMos. (b) Repi ta ro anter ior p" . " un" . " - ; ; ; ; " NoR de cua-tro entradas.

Apénd ice

l - :

RESPUESTAS A PROBLEMAS SELECCIONADOS

Ca pí tu lo 1

I -3.

l -4.

l - 5 .

l - ó .

0, t ,2, 10, I l , 12, 20,2r,22, 100, l0l , 102, I10, nt , n2, t20, tz l , t22,2n,20t.

(a) 1313, 1022t0@) 223, n3t4.s2(c) 1304, 336313( d ) 3 3 1 , 1 3 7 0 6

(10002 l . l l l l . . . \ ; (3322.2)o ; (505.333 . . . ) r ; (312.4) r ; (FA.8) ¡6 .I 100.0001; l00l I100010000; 1010100001.001 I I; I I I I l00l I10.2,53125; 46,3L25; I17,7 5; 109,825.

decímal binarío225,225 I I100001.001I t00l I215 ,75 I l 0 l 0 l I l . l l 0403 ,9843 l l 00 l00 l l . l l l l l l

10.949,8125 l0 l0 l0 l l000l0J. l l0 t

(a) 73,375

o) 151(c) 78,5(d) 580(e) 0,62037(D 35(e) 8,333(h) 260

oc taL341.t6314327.6623.77

25305.64

hexadecimal81.399D7.Cl93.FC

2AC5.D

l -8 . Comp lemen tode l : 0101010 ; 1000111 ; 1111110 ; 01111 : 11111 .Complemento de 2: 0101011; 1001000; 1111111; 10000: 00000.

\iritt i '';:

.i

:{I,

l -7 .

6 1 3

614 APENDICE

l-9. Complementodeg : 86420; 90099; 09909; 89999; 99999.Complemento de 10: 86421; 90100; 09910; 90000: 00000.

I - 1 0 . ( 1 7 5 ) n .

l-14. (a) Seis tablas posibles.

@) Cuatro tablas posibles.

l - l i . (a) 1000 0 l l0 0010 0000(b) lon l00l 0t0 l 00l l(c) l l l0 l lm 0010 0000(d) l0000l l 0 l0 l l00

I-17. 0000, 0001, 0010, 001 l , 0 t00, 0101, 0110, 0 l l l , lOu, 1100, l l0 l , l l l0 .r -18 . 00001 , 01110 , 01101 , 01011 , 01000 , l 0 l l 0 , l 0 t0 l , l 00 l l , 10000 , l l l l l .1-20 000, 001, 010, 101, 1 i0, 111. representando 0, I ,2 ,8, 4,5, respect ivamente.l -21. Dos b i ts por c lase, cuatro b i ts por número, J : 1011, e: 1100, K: 1101.t-23. (a) 0000 0000 0000 0001 0010 0lll

(b) 0m0 0000 0000 0010 l00l 0l0l( c ) l l l 0 0 l l l i l 1 0 1 0 0 0 i l l l 0 l 0 l

1-24. (a) 59? en BCD

b\ ZAS en exceso 3(c) No válido para el código 242I d.e la Tabla 1-2(d) FG en alfanumérico

1 -25. 00100000001 + 1000001 l0l0 : l0l000l l0l l.

l -26. L: (A + B) .C.

Capí tu lo 2

2-1. conjunto cerrado, asociativa, conmutativa, distributiva; la identidad para fes 2; la ident idad para.es 0; no hay inversos.

2'2. Todos los postulados se satisfacen excepto el postulado 5; no hay complemento.

2-5. (a) "

(b) x

\c) y(d) z(x + y)(e) o(f) ¡("t + n)

2-6. (a) A 'B ' + B(A + C)(b) BC + AC'

l

RESPUESTAS A PROBLEMAS SELECCIONADOS 6 / . ;

( c ) A + C D(d\ A + B,CD

2-7. (a) I

b) B 'D' , + A(D + BC' , )(c) I( d ) (A ' + B ) (C + D )

2 - l l . ( b ) .F : ( - r ' + - r " ) ' + ( x+ y ) ' + ( y * z ' ) ' t i ene so lamen teope rado res ORy NOT '

(c) F: Í ( ' t - ) ' ' ( r 'y ' ) ' ' (y 'z) ' l ' t iene solamente operadores AND y NO' l ' .

2-12. (a) ? ' r : A ' (8" + C' )( b ) r z : A + B C : T í l

2 - 1 3 . ( a ) ) ( 1 , 3 , 5 , 7 , 9 , l l , 1 3 , 1 5 ) : ¡ 1 9 , 2 , 4 , 6 , 8 , l 0 ' 1 2 ' 1 4 )

(b) >(1, 3, 5, 9, 12, 13, l4): II(0, 2, 4, 6,7, 8, 10, I I, 15)

(c) X0, l, 2, 8, 10, 12, 13, 14, 15) : ¡13, 4, 5, 6, 7 , 9, ll)

(d) >(0, 1, 3, 7) : rI(2, 4, s, 6)

(e) >(0, l ,2 ,3, 4, 5,6,7) , n ingún término máximo

(0 >(3, 5. 6, 7) : lI(0, 1,2, 4)

2-14. (a) n(0, 2,4, 5,6)

o ) n (1 , 3 , 4 , 5 ,7 ,8 ,9 , 10 , 12 , 15 )

(c) ) (1, 2,4, 5)(d ) > (5 , 7 ,8 ,9 ,10 , l l , 13 , 14 , 15 )

2-18. F -- x @ y : x'y + r/ ' ; (dual de F) : (x' + y)(x + y') : ü * x'y' : p'.

2-20. F: xl * xz * yz.

Ca p í t u l o 3

3-1. (a) y

@) ABD + ABC + BCD

(c) BCD + A'BD'

(d) wx * w'x'y

3-2. (a) ry + x'z'

b ) c ' + A 'B(c) a' + bc( d ) r y + x z + y z

3 - 3 . ( a ) D + B ' C

b) BD + B 'D ' + A 'B o r BD * B 'D ' + A 'D '(c) ln' * k'm'n(d) B'D', + A',BD + ABC',(e) xy' * x'z I wx'y

rI

i

I

'

3-4.

3-_(

_.-6

3-7

3-8.

6I 6 APEND IcE

( a ) A ' B ' D ' + B ' C ' D ' + A D ¡ E(b I DE + A 'B 'C + B 'C 'E '( c I BDE, + B ,CD, + B ,D ,E , + A ,B ,D , + CDE,

ta ) F t : n (0 , 3 , 5 ,6 ) ; F r : n (0 , 1 ,2 ,4 )(b) Fr : x 'y 'z I x 'yz '+ ry 'z '+ xyz; F2: ry + xz * yz(c) F, : (x + y + z)(x + y' + z,)(x, + y + z,)(x, + y, t z\;

F 2 : Q + y ) ( x + z ) ( y + z )

(a) v

o) (B + C',)(A + B)(A + C + D) t(c) (w + z')(x' + z')

(a) z' + xy : (x + z')(y + z')

@ ) C ' D + A ' B ' C D ' + A B C D ' : ( A + B , + D ) ( A , + B + D ) ( C + D )( C , + D , \

( c ) A ' , C ' , + A D ' , + B ' , D ' , : ( A ' + D ' ) ( C ' + D ' ) ( A + B ' + C ' )( d ) B ' D ' , + A ' , C D ' , + A ' B D : ( A ' + B ' ) ( B + D ' ) ( B ' + C + D )(e) w'z' * aw'x * a'wz : Q:' + w')(w' + z)(w + x * z,)(a I w * z,)

(a) ¡

v

z'

3 - 9 . ( a ) F , : A + D ' E ' + C D ' : ( A , D + A , C , E ) ,o ) r z : A ,B ' + C 'D ' + B 'C ' : (BD + BC + AC) '

3 - l l . ( a ) r : B D + D ' ( A B ' C ' + A , B , C )

3-12. (a) (A ' + B ' + C' ) (A + B' + C + D,) (A + B + C, + D,)(b) (c + D)(c, + D,)(A + B)(A' + B')

3-13. AND-AND --+ AND, AND-NAND -+ NAND, NOR-NAND --+ OR,NOR-AND--; NOR, OR-OR - OR, OR-NOR -+ NOR, NAND-NOR-+ AND, NAND-OR --+ NAND.

3 -15 . (a ) r : I( b ) F : C D ' + B ' D ' + A B C ' D

3- ló . ( a ) r : A 'C + B 'D ' ; A ' (C + D 'XB ' + C )(b) x'z' * w'z; (w' + z')(x' + z)( c ) A C + C E ' + A ' C ' D ; ( A ' + C ) ( C + D ) ( A + C , + D , )

o r A C * C D ' + A ' C ' E ; ( A ' + C ) ( C + E ) ( A + C , + E , )(d) A'B + B',E'; (A' + B')(B + E')

3-17. (a) B'(A + C' + D')(b) A'D + ABC'(c) B'D + B'C + CD

I

I

Ij

L,

)z'

RESPUESTAS A PROBLEMAS SELECCIONADOS 6173-18. F: ¡ ' - \ + rz(necesi ta cuatro NAND); F: (x , _t z) (x*y)(necesi ta cuatroNORr.3 -19 . d - ABC,DE +AB,CDE,+ ABCD,E .3-20. B 'D' (A ' + C) +,BD(A, +_C,) ; IB, + D(A, + C,) l IB + D,(A, + C) l ;[D' + B(A, + c,)]tD + n,fÁ; i c)i¡.

'

3'21. Í.g : x'yz' * w,y,z * rvry,z,.3-24. (a) r= A,CEF,G,

O) F: ABCDEFG + A,CEF,G, + BC,D,EF(c) ¡ ': A'B'c,DEF' + A'BC'D'E + cE'F + A'BD'EF

Cap í tu lo 4

+1. Entradas:Sal idas:

+2. Entradas:

Sal idas:

+3. Salidas:

U. Salidas:

+5. Entradas:

Salidas:

+6. Entradas:

Sal idas:

+7. Entradas:

Sal idas:

+8. Entradas:

Sa l idas :

4- l l . En t radas :

Salidas:

a, b, c, d.F = abc + abd + bcd + acd * a,b,c, 4 a,c'd, + a,b,d,* b'c'.d';F = fI(3, 5, 6, 9, 10, 12) (no puede ser simplificadasucesivamente).

43, A2, At .86to Br ; B, =/At ; Bz: 0; \ = AiA2; Bo: A{A2A,3+ ALA); 85 = A3(A1 + A); 86 = AzAz.w, x,L z; w : asarb¡br; x = ag,obt + arb¡b,s/ = aúobi * asa1b1 + a6b,sb1 * a(rafts; 2 : asbo.x,y, z; ¡ - a¡br * apsbs * búsas;y : aia:sb, + aib¡b,s + a,raob\bo + arbib,6 + a¡a,sbi * apsbú,2: asb 'o+ aobo.

A, B, c. D.tp , x , ! , z i t o : A ,B ,C , ; x _ BC, + B ,C ;y _ C ; z : D , .A, B, C. D.FoFtF2Fr; Ft : D; Fz: CD, + C,D; \ - (C + D)B' + BC, D,; Fa = (B + C + D)A, + AB,C:, D,.F8F4F2Ft.

,sss4s2sr LeL¿LzLr;

,:

t;.{

,+,t'tÉ,t¡¡It

i

ftr l

l l

. i

ü

l 0 t 100l c = 4 : . S e : 0 ; L r = L t : F i S r : F z i S z = l t r ¿ iS¿=4 .

A, B, C, D.F = A B + A C .

A, B, C, D.w , x , y , z i w : A B + A C , D , ; x : B , C + B , D + B C , D , :y : C D ' + C ' D ; z = D .

61 8 APENDICE

+12. Entradas: A, B, C, D.S a l i d a s : w , x , y , z ; w : A ; x : A ' C + B C D + A ' B + A ' D

Y : AC 'D ' + A 'C 'D + ACD + A 'CD ' O f Y : AC 'D '+ B 'C 'D + ACD + B 'CD ' : Z : D .

4-13. Entradas: w, x ,y , z .

Sal idas: E ABCD; E: wx + wy; A : wx 'y ' ;

lor looB : w,x + xy; C : w,y + wry,; D : z.

4-14. Entradas: A, B, C, D (tablero en blanco para combinaciones de bits deentrada inválidos).

S a l i d a s : a : A ' C + A ' B D + B ' C ' D ' + A B ' C 'b : A ' B ' + A ' C ' D ' + A ' C D + A B ' C 'c : A ' B + A ' D + B ' C ' D ' + A B ' C 'd : A ' C D ' + A ' B ' C + B ' C ' D ' + A B ' C ' + A ' B C ' De : A ' C D ' + B ' C ' D '

f : A , B C , + A , C , D , + A , B D , + A B , C ,

s : A ' C D ' + A ' B ' C + A ' B C ' + A B ' C '(Total de 21 compuertas NAND)

4-15. Circuito sumador comoleto.

4-16. Circuito sumador completo.

4-19.

+ 2 0 . F = A B C ' + A ' B + B ' : A ' + B ' + C ' ( d o s c o m p u e r t a s N O R ) .

4-21. (a) Sumador completo, I '1 es la suma, F, es el bit de arrastre.

O ) r : A ' B ' C ' + A ' B C + A B ' C + A B C ' ,

4-28. Variables de entrada: A, B, C, D, variables de salida: w, x, y, z.w : A , x : A @ B , y : r @ C , z : y O D .

4-29. C: xO y@ z@ P ( t res compuertas OR-exclus ivas) .

l r

\E-\R,\a\\\\\R,\\\\A$.\\\alatt\\\\\\\

- - l

: 3

- - -e F igura 5-2 excepto que 8 :

- , = : r a O R - e x c l u s i v a s e u s a p a r a' '

l)

t.,

( ;

1 1 0 1 .

l i r rmar e l complemento de 1 de R

, ,qu iva len tes a

en t rada co t t É r

: r - - ' .en to de 2 se ob t iene agregar - rdo I V ¿r l a r ras t re de en t rada.

- PrGt + P4PrG2 + P4P3P2Gt + P4p1p)p tCt .

(J : .P . * G;C;P; + G iC;GíPí + C iG;GíCí ) '

P . + G i P ; + G \ C : P í + G ; G ; G ; C ' , t ) ' ,

i -

: : : . . . : r ¡ . : . r . , f r , . r : , - r r i s a l i d a S : . \ , . \ ' r , , \ r , . \ ,

- . : . . . las d iez compuer tas AND requ ieren cuat ro en t radas- : r : 'n l inos mín imos desde ¡n , , has ta m, , .

. j ' r . . ; . - - ) : : ( 0 , l , 6 ) .

. : - , , : . , I . ; ) : : (4 , 5 ) (use compuer tas \ORti ' . , \ . . f . : ) : : ( 0 , l , 6 , 7 ) : F , + m r .

l -n t radas : I ) \ ) I ) | D . ) D , ; sa l idas : . r , . r ' , E . I ) r io r idad dada a la: - .umero de suscr i to mayor .

' . : D t + Dt . ! : D1 + D1D) , E : Do - { - D l + D2+ D. ' .

: , : 1 , , h a s t a I t : C ' , 1 , C ' , 0 , C ' , C ' , 0 , C

19 i a ) 1024 x 5(b ) 256 )< 8tct 1024 x 2

620

6-4.

6- r0.

0 0r0r ll l0 0l 00 0

C P : lC P : 0

A P E N D I C E

Ca p í tu lo 6

0 J Q( + r): JQ' + K'Q0000

00II00II

0I0I0I0t

6-5. .tD Q0+ t ) : s+R '000I¡00II

0I0I0I0I

00I

I0II

6-7. Sa l i dade lacompuer ta : 2 3 4 5 6 7 g 9

(a)

o)(c)(d)(e)(f)

I0

I

I00

n / 0

\ z - r\ , :v

00II0I

0I

, l

0000

,]

l 0 lI l 0l l 00 0 1l 0 ll 0 ll 0 l

o0/ |

t t / l01 /ot0 / 0

Entradas::ySalida: s

II0

I0I0I0I

00/0o I / 1t 0 / 1

6-l l. Un contador con una secuencia repetida: 00, 01, 10.

6-12. ¡ : 1; la secuencia binaria es: 1, g, 4, 2, g, 12, 6, 1I,5, 10, 1g, t4, IE,7, B.¡ :0; la secuencia b inar ia es: 0, g, 12, 14,7,11, 18, 6, J , g, 4,10, 5, 2, 1.

ir.

\

. D

+

:,.¡i

i6-13 .

6-14.

6-15. Estado:Entrada:Sal idas:

ó-16. Estado:Entrada:Salidas:

t

a l b c e d g h I C h a

0 l I l 0 0 l 0 0 l I

0 1 0 0 0 1 I l 0 l 0

a f b a b d g d g g d a0 l I l 0 0 l 0 0 l I

0 1 0 0 0 1 I l 0 l 0

00II

0 00 ll 0l l

:

I6-18. J K ' , Q Q + I )

0QQ)Q'Q)

I

6 - 19 . S D R

QQ)0II

QQ) Q Q + I ) J K '

0 00 ll 0l l

0I0I

O XI XX OX I

Q Q + I ) QQ) QQ + I) S D R

0I0I

0xI X0 lx o \ cuulqui.."I x )

6-20. (a) TA: A + B'x ; TB: A + BC'x + BCx' * B 'C'x ' :

T C = A x * C x * A ' B ' C ' x '

P.S. Estado siguiente Sal ida :

A Br / : 0 0A B

x Y : 0 1A B

x / : l 0A B

x Y : l lA B

r y : u 4 : 0 1 D ' : 1 0

0 00 ll 0l l

I0II

0I00

00II

0I00

I

I0I

I000

0I

I

I

II

I00

0I0I

0000

0 r0l0 lol

00l

I

A ( t + D : x B t v ' B ' A ' + y A + x ' A ; B ( t + l ) : x A ' B ' * x ' A ' B + y A ' B

f bd ag a

f bg d

a

bdIc

622 APENDICE

( b ) S l : A ' B ' x ; M : A ; S B : A * C , x , ; R B : B C , x * C x , .SC : A,B,x, + Ax; RC : A,x( c ) J A = B , x , K A : l ; J B : A + C , x , , K B : C , x * C x , ;

JC : A,B,x, + Ax, KC : x ; y : A,x6 -21 . (A :23 , B :22 , C^=2 t ,? : Z ) ; TA : (D + C + B )x ;rB : @ + C)x ; TC : Dx ; ró : O .6-22. JA : x , I (A : x , ;JB : Ax, ,KB : l ;JC : Bx + Ax,KC = Bx, .6 '23. J_Q-a: QpzQo . Iet : e^,e: Jez: eáet Jet : IKQt : Q t Keo :b , t j , i ó r : e , Ke t = |

[ ¡6 _ 2 4 . 1 2 4 2 1 1 . ,

L A B C D I , : A : B C D + A , B ; T B : C D + A , B i T C : D + A , B ;T D : t .

6-25. (a) J¿ : B, KA : t; JB : A,, KB : I(b) JA : BC,JB : C,JC : A,

M : t , K B : C , K C : l(c) t¿ : BC,JB : C,JC : B, + A,

K A : B , K B : A + C , K C : I

6-26. SA : BC, SB : B,C SC: A,R A : B C R B : A B R C : B

6 -27 . TA : A @ B ; TB : B O C ; TC : AC + A ,B ,C ,6 - 2 8 . J A : B ' J B : A + C J C : A , B

K A : I K B : I K C : I6-29. DA : A,B,C + ACD + AC,D, DC : B

D B : A , C + C D , + A , B D D : D ,6 - 3 1 . J A : y C + r y J B : x A C

KA : x ' + y ,B, KB : A,C + x,C + yC,6-32. (a) A( t + l ) : AB,C,x, + A,BC,x + A,BCx

B ( t + l ) : A ' B C ' x ' * A , B , C x .

JC : x 'B + yAB ,K C : A ' B ' + x B * y , B ,

+ AB 'C ' x + AB ,Cx .I

C ( t + l ) : A ' B , C x , + A ' B C , x , + A , B C x , + A B , C , x , + A B , C x , .d(A, B, C, x) ::(0, l, t2, 13, 14, 15) (términos de no importa).

Ca p í t u l o 7

7-1. Use una compuerta NAND externa.

7-2' (a) cambie er inversor asociado con cp en una compuerta separadora,use flip-flops que se disparen en el flanco negativo.7 -4 . A ( t + t ) : AB ' + Bx ' ; B ( t + l ) : x .7 -9 . I : 0010 ,0001 , 1000 , | 00 ; e : l . l . t . n

o (b)

RESPUESTAS A PROBLEMAS

7-10 . D = ¡O y @ Q;JQ : x ' y ;KQ : G ' + y ) '

7-13. 200 nsr 5 MHz.

l-i4. Diez fl ip-flops serán complementados.

7 -11 . l 0 l 0 + 10 l l - -+ 0100 l l l 0 -> l l l l - + 00001100 + 1l0l ----, Autocomenzante

t l7-18 000 + 001 + 010 --+ 0l l*+100 |

¡lOl-J zl l0r zl I1., No autocomenzante

7 -21 . JQ t : KQt - - l .JQz : KQz : Q tQ ; 'JQq : KQ¿: Q tQz .JQa : Q tQzQ¿; KQa : Qr

)

7-30. (a) Estados no usados (en decimal):

Estado siguiente (en decimal):

ó ) 2 - - + 9 - - + 4 - - + 8l 0 - + 1 3 - + 6 - - + l l - + 5 - - > 0

4 5 6 9 l 0 l l 1 3l 0 2 n 4 1 3 5 6es un estado válido0 es un estado vál ido

298

7-32. (a) t3,32

@) 32,768

7-35. (a) l6

o) 8, 16(c) ló

(d) 16 + 255k donde A es el número de 1 en la palabra a ser almacenada'

Capí tu lo 8

8-3. Un registro de desplazamiento a la derecha con entrada en serie r y control dedesplazamiento P.

I

::

8 -5.

8-'l

(a) (l) 8 <- A; (2) A <- B; (3) C <- D; (4) BUS <- B(b) (l) 01000; (2) 10010; (3) 001 l0

operación dirección MUX datos MUX decodificadorde destino

(a) escritura l0(b) lectura I I

l tt 0

8-9. Un contador de modo 9 que cuenta los estados binarios desde 0 |rasta 8.

8 - 1 2 . S : A < - s h r l , . B e s h r B , B n < - A p A n r - A y

8-14. PR forma el producto de B,R y A.R mediante sumas sucesivas del contenido de

BR un número de veces igual número en AR. La mult ipl icación comienza cuan-

do S se convierte en 1 v termina con D: 1.

SELECOof.TAoOS 623

624 APENDICE

8-16. (a) 000000(b) 0l1000 (24)

1c.¡ 000011 (3)(d) t00ol t (_29)(e) 001 I l0 (14)(0 0r000r (17)( e ) l 0 l l l l ( - 1 7 )(h) 000101 (5)

6-lE (l) (a) Sobrecapacidad porque la suma es mayor que 127

O)cs : l , c r : s(c) El signo es negativo(d) Sobrecapacidad porque Cs O Cr: ¡(e) Sobrecapacidad por inversión de signo

8-23. (1 - 2-26¡ 'a 2zss y 2-2s6.

E-:4. (105 - l ) x lgee y 19*rs.

8-25. coeficiente exponente /(a) 0 l l l l l l000000o) 0 0 ln l l lm000( c ) 0 000 l l l l l l 000

0001 I l00001000000r

8 - 2 6 . ( a ) A < - - A @ B c o n B : l 0 l l 0 l 0 0@ ) A < - A \ / B c o n B : 0 0 1 0 0 1 0 0 o l l l l l l 0 l

8-21. A <- A /y E.

8-28. (a) 8

o) ló(c) ó5,536

(d) 8,388,607

6-31. Q¿t l MAR<- pC

Qctc: i{BR. <- M, pC <_ pC + |Qqts: R <- MBR, T <-0

Capí tu lo 9

9-2. Cuatro líneas de selección para cada uno.

9-4. (a) 64 x 8 RAM(b) ó(c) 8(d) 8 multiplexores de 2X 1 cada uno.

i--i \

9-7 . l c )

9 - 8

RESPUESTAS A PROBLEMAS SELECCIONADOS 625

r . r , j rc n = m00 00C,1 0010 001I 0100 0 l0 l 0 l l0 0 l I L

F = 0 0 0 0 0 0 q l B 8 + l E E + t l l l l 0 0 0 0 .

I

9 - 9 . ' a )

, i t

l C l

r d )

(e)

(0(c)(h)

F = A + BF = f

F : F + l

F = A - - lF : A -

F = B + ,4 B más el complemento de 1 de BF = B + f + | Bmáse l comp lemen tode2deBf =i + A - t complemento de I de (A + B) menos uno

complemento de 1 de (A + B )

complemento de 1 de A

complemento de 2 de A

complemento de 1 de A menos uno

complemento de 1 de A

9-10. X¡ : A¡i Y¡ : s'B¡i Ci, : s.

9-l l. ¡: complemento de 2 de (B - A) y el arrastre ocurre si A < B.

9-12. X¡: A,(s\ + ro); Y¡ : B,s'rs's + Bisr.

9-13. X¡ : A¡(s l + so) + Aisp ' ¡ ; Y, : B,s1+ 8 is is6.

9-16. Let x: s2s\sí¡,y: s2s¡si.

X¡ : x 'A¡ + AiBi * yB, ; Y¡ : 4ro + Bi t ry ' ; Z, : s '2C, .

9'17. Lo mismo que la Tabla 9-4 con las variables de selección oR v AND inter-cambiadas.

9 - 1 8 . ( a ) E : 1 s i F : t o d o s l( b ) C : l s í A . > B( c ) A > 8 s i C : l A < 8 s i C : 0

A > B s i C : I o E : l A : 8 s i E : IA < B s i C : 0 y E : 0 A + A s i E : 0

9-24. R5 <- R | + R2 R6 <- crc R6R5 <- crc R5 R5 <- R5 + R6R6 e-- R3 + R4 R5 e- crc R5

9-26. JA¡ : M¡ = B¡Kiprc + Bi K¡trc;{,*r : A; Bi + A;Ki + BiKi.donde K, es el arrastre de entrada y K,+r el arrastre de salida.

9-27. JA¡ : B¡'p1¡ * pn * Bipn; KA¡: p' * B¡t¡2 + Bip1.

9 -28 . JA , : KA , : E i i E i+ t : E iA i ; E t - pu .

C a p i t u l o 1 0

l0-4' r]n cero negativo ocurrirá después del cárculo de ( -A) + ( + B) si A: B. Estopuede evi tarse borrando A" s i A:0 cuando A> B.

l0-8. JB, : y3" : y ; JA": KA": z ; JE : LCour; KE : LC[ur+ w.f 0-9. DTo: q^To + P,T3; DT1 : Q^Toi DT2: T, + p lTr ; DT3: z2.

l0- 12. (a) 0 Lo mismo que la Tabla 10-2I A < - A + E * l . S e C n , E * C , * , , i r a 32 A < _ A + B , S < _ c - n , E < _ C n + t3 Si (E: 1) entonces ( i r a 6)4 Si (S: 1) entonces ( i r a Z)5 V . 0 , i r a 06 Si (S : 1) entonces ( i r a 5)7 V * 1 , i r a 0

l0-13. Una microinstrucción con 26 ceros.1 0 - 1 4 . I R l < _ R l , c < _ _ 0

2 Si (S : 1) entonces (ir a 4)3 . R l < - c r c R l , i r a S4 R l < - s h l f i l5 R l + - R l6 Si (S: 1) entonces ( i r a g)7 R l e - O -8 La siguiente rutina comienza aouí

10 -19 . 2 t ( l + k ) .

10-20. TGt : Q^ + T[; TG2: T1 * p,73.

l0-21. Complemento de 2 de A.

10-22. ( r ' - l ) ( r , - l ) < ( r r^ - l )para r >- 2.

10-23. JG1 : q,Ts + S'Z:2 * Ta * T6; KG, : 1J G 2 : q " T s + T t + E ' 7 5 : K G 2 : S T 2 + T 3 + T 1JG, : 57¡ KG3: ETs + Tj

10 -25 To : - r : 1 , s i ( g . : 1 )en tonces ( i r a ?1 ) de locon t ra r i o ( i r a ?6 )T t i P< -0 , i r a I ,Tt: Si (¿ : 0) entonces (ir a ?e ) de lo contrario (ir a ?¡ )Tz : Pe . p * B , A <__ A _ l , : - aT2

lA-26. (b) JGt: (x + z)To + T2; KG, : 1JG. : (y + z)76 .r Ti KG2: T3

C a p í t u t o 1 1

l l -3. (a) CLE (b) CLESPA SHLCME sobrecapacidad,s i E¡A6SHR

626

I

I l - 5 Iuga r

I 1 - 8 .{ \DBU\

I SKI: B U \ I3 INP

RESPUESTAS A PROBLEMAS SELECCIONADOS 527

(b) lugar

SKOBL\ 5OUT

los dos números son igrales pel

5

1

l l -6 Ocur re una sobrecapac idad s i los s ignos de

ei srgno del resulcado es diferente'

l1 -7 . (b ) \ 'a lo r de A - - (001 l )16 : (17) ro

a

PC .\,1.4R B A I022 083 B8F2 A832 0083 021 5083 A937 5

I I - 9 . E A B P CcLA I 0000 6800 022cLE 0 A937 6400 022cMA I 56C8 62W 022sHR I D49B 6080 022sNA I A937 6008 023

l l - 1 0 . l l ¡ r s .

I l - l l . (a ) Fq t t2 : '4 + A * B , E + ar ras t re

F q r t 3 E : . 4 e 4 * l

(c) Debe detectar el cero posit ivo y negativo

l l-12. ORA Fqstt: B +- M SUB Fqrtf .

F q s t t : A + - A f B F q t J 2 ' .

SWP Fq6t ; . BeM Fq1/3 :

F q r c t 2 i A + 8 , B e A B S A Q o t t lFqrct3 M <- B BPA qtrA\utr:

l1-13. (b) Instrucción: AND ADD STO ISZ BSB

Tiempo( ¡ rs ) : 6 6 5 7 5

B < - M , A < - rA < - A + lA < . A 1 8A * PC. PC * B(AD)PC <- B(AD)

Br-rN REG r/O4 4 4

I l -14. SBA puede hacerse de diferentes maneras:

(a) use el procedimiento definido en el Problerna 9-25;

(b) cambie A y B, luego complemente y sume;

(c) forme el complemento de 2 en B como en el Problema 9-29'

ADM ¡gts: MAR <- B(AD)

Qgla: B <- M

?stsi A <-- B, B <- A

Q s t t i A < - A * B

4sttt A <- B, B <- A

Qstz: M <- B, G <- 0

l l - 1 7 . J E : e z * C a 2 * A r o 5 * A 1 u a u .KE : e t + e2 + C 'a2 * A \a5 * A \6a6.

f r r

l 2 - 8 . A C S Z V( a ) 3 8 1 0 0 0

\ , @ ) 9 0 0 1 0 1\ ( . )oooo lo

( d ) 0 0 0 0 r 0

628 APENDICE

i l -19. Un tota l de 12 CI .

C a p í t u l o 1 2

l2-3. La anchura del bus de datos.

l2-4. 4.096 palabras, 8.192 bytes.

12-9. (a) 1R <- MIPCI, PC <- PC + | O) IR <- MlPCl, PC <- PC + 1AR(H) <- MlPCl, PC e PC + | T <- MIFGIAR(L)<-- M[PC], PC <- PC + 1 A <- A * TMIAR] <- A

(c) 1R <- MlPCl, PC <- PC + | (d) 1R <* MlPCl, PC <- PC + |T < - - B A < - A + lA < - A + T + l

(e) 1R +-- MIPC| PC <- PC + |Si (C:0) entonces (PC - PC r 2, i r a búsqueda)AR(H)<- M[PC], PC + PC + 1AR(L) <- MÍPC), PC e PC + |PC <-. AR

t2-n. 49.

12-12. (b) Relativo: Instrucción de dos bytes, A <- MIFC + AD8].IR <- MlPCl, PC e PC + |AR(L) +- MlPCl, PC <- PC + |Si AR (8) : 0 entonces AR (H \ * todos 1AR<. PC + ART <- MIARIA + - A l T

l2-r3. (a) 00Fn(b) TIFB; (c)7r25

12-14. Cinco c ic los de memor ia.

12-18. PC SP Pi la

(a) 0l3F 3,{56 5A, 14a) 67AE 3A'58 42,0t ,5A, 14(c) 0142 3456 5A, 14(d) r45A 3A54

12-21. (a) PC, A, B, C, D, E, F, G, registro de condición.(b) Diez ciclos de memoria.

l

t .

rRESFUESTAS A PROBLEMAS SELECCIONADOS 629

1 2 - 2 2 . x : I ó l i : . r : I { i + I o l j : R : 1 0 + 1 r + 1 2 + I 1 . .

12-24. FFm. FF08. FFl0. FFl8.

t2-25. (a) l6( b ) l l , 7( c ) 4 , 4 x 1 6

t2-26. (a) 8

. (b) 128 pasti l las de 16 grupos de 8 pasti l las cada uno. Los grupos son selec-cionados con un decodificador de 4 x 16.

12-27. 24 terminales.

12-28. 32 pasti l las RAM con un decodificador de 5 x 82. ocho pasti l las RoM con undecodificador de 3 x 8. use la línea 13 para 032. Rango de direcciones: 0000 -OFFF para la RAM; 1000- 1FFF para la ROM.

12-29. (a) 8, 4(c) RAM: 0000-07FF; ROM: 4000-4FFF; interconexión: 8000- 800F

Capí tu lo 13

13 .1 . ( a ) 1 ,05V(b) 0,82 V(c) 0,23 V

l3-2. Is :0,44 mA, Ics : 2,4 mA

l3-3. (a) 2,4 mA

ft) 0,82 mA

@) 2,a + 0,82N(d) 7,8(e) 7

r3-5. (b) 3,53(c) 2,585 mA(d) 16 mA(e) 300 O

l3-9. (a) 4,62 mA(b) 4 mA

l3-10. 0.3 v.

l ' a

In d ice

Acceso aleator io. 306Acceso directo de memoria. 56gAcceso secuencial , 305Acumulador, 380-406Ad i c i ón ,6

con s igno complemento de 1, 536_3?con s igno complemento de 2, 3;16con s lgno magni tud, 432-41en ser ie, 278-82parale la, 160-61

Adic ión decimal , 345Agrupar, 351Alambre sensor. 310Algebra de Boole, 36, 4l

de dos valores, 39def in ic ión, 36-39postulados, 42prioridad <iel operador, 43propiedades, 40simplificación, 46-48teoremas, 41-42

Algoritmo, 170,423Algoritmo diseñado, 423Al macenamiento binar io, 27ALU, 373-77,382-83

diseño del , 391-96Ampl i f i cador sensor, 310A \D , 27A\D alambrado. 97. 594A\D-OR.INVERTIDA, 98Ar i tmét ica binar ia, 4A r ras t r e ,123A¡¡astre de entrada, 384A¡rastre de salida. 382. 387-88

bi t de condic ión del , 397-98Arrastre ñnal . 13A¡rast re posterior, 164-65

generador de, 165Arreglo lógico programable, 195

con lógica de control, 429,461-64programable en el campo, 198tabla de programación del, 198-201

ASC III. 21-22.s67Asigrración de estado, 236

Base del número,5Base del transistor, 581BDC. 17

630

Bifurcación. 486. 536a la sub¡utina, 486condicional, S36incondicional. 486. b36

Binario, 2Bipolar,58lBIT, 16Bit de arrastre, 397-98Bit de comienzo, 568Bit de parada, 568Bit de paridad, 19 rBit de signo, 396-9?Bit indicador.996.564B J T , 5 8 1Bloqueador, 267

tipo D, 214tipo SR, 210

Bloqueador con compuerta, 214Borrado, 2l IBorrado del Bit, 350Bus,323-24

bidireccional, 525para el microprocesador, 522-23

Bus de datos, 522-23Bus de direccio nes, 522-23Bus de tres estados,599Bus direccional,525Bus I/ O,522-23Byte,528

Cadena de caracteres, 348Calculadora, 3Camino de datos, 373

gatillado del, 374Campo,37Capacidad de carga, 581Cápsula ROM,554-55Catacter,2lCaracter de sincronismo, 567Característica, 345Caracte¡ística del diodo. 585Carga en paralelo, 270,276, 2glCelda binaria. 23Cero negativo, 16,33?ct,62Ciclo de búsqueda, 360-492Ciclo {e ejecución, 361-494Ciclo de escri tura. 303. 531

7

I i

;{

. 1i

t

l

-_-..--.-.-"..--<_

\l

Ciclo de lectura. 302. 530Ciclo de memoria. 305. 530

toma del, 571C ircuito aritmético. 383

diseño del, 3&{-86, 388-89Ci¡cuito combinacional, 120-21

análisis del. 133-35o lseno. l z l - IZZ

Circuito de conmutación, 28Circuito dig¡tal, 584Circuito lógico, 390

diseño del, 390-93Ci ¡cu i to MSI , i60-201Ci¡cuito NAND de mult inivel, 136Ci rcu i to NOR.94-96

análisis del 146-49mult inivel. 144-46

Circuito NOR de mult inivel, 144C ircuito secuencial. 208. 225

análisis, 224-30asincrónico, 208con temporiza ció n, 209 -224diseño del, 240-46'sincrónico, 208

Circuitos integrados digitales, 62, 579Circuitos LSI, 160-201Ci¡cuitos NAND,90-94

análisis, 141-46multinivel, 136-40

Ci¡cuitos secuenciales temporizados, 2W' 224cMos,62 ,579, 608, circuitoslógicos,609Codificador de prioridad, 180, 552Código binario, 16Código cargado, 18Código condicional, 396Código de exceso tres, 17Código de instrucción, 352Código de operación,352, 532Códi go de tarjeta, 21 -22Código g¡ay, 20Código hexadecimal, 485, 538Código reflejado, 20Códigos, 16-22Códigos alfanuméricos, 20-21

ASC I I ,22código de tarjeta, 22E B C D I C , 2 2 "

Códigos binarios, 16-22alfanuméricos, 20-22decimal, 17

Códigos de detección de errores, 19Códigos decimales, 17-18Coeficiente, 345Coincidencia, S6Colector, 582Comando de retención, 570Comparador, 170Compa¡ador de magnitud, 120, 205Comparar, 398-404Complemento, 38-56

de una función, 48-49Complemento de bit, 350Complementos, 11-12

sustracción con. 12-15Componentes LSI,518Comprobar paridad, 153

, \ O ¡ C E 6 3 1

Compuerta, 29-30Compuerta AND, 29Compuerta de colector abierto, 592-96

bus común de la, 595lógica alambrada de la, 594

Compuerta de poste totémico, 596Compuerta de tres estados, 599-600Compuerta NAND,59

símbolos gráficos, 90Compuerta NOR,59

símbolos gráficos, 90Compuerta OR, !9Compuerta separadora, 58-6 ICompuerta separadora de bus, 524-25Compuerta universal, 139-144Compuertas de circuito integrado, 63-64Compue¡tas lógicas, 529-58Compuertas lógicas digitales, 58, 59Computador,2-3

diseño del, 357 -ffi, 477 -503Computador análogo, 2Computador digital, 2-3, 478-489Condiciones de no importa, 103Configuración de las funciones de Boole, 45-46

con AND-OR-INVERT, 95-101con NAND,90-94con NOR,94-98con OR-AND-INVERT, 98-101producto de sumas, 86-89suma de productos, 86

Configuración de dos niveles,87, 96-98Conjunto cerrado, 40Consola de computador, 512Constante de tiempo, 591Contador, 251

auto comenzante, 254BDC.284 .290binario, 282-287diseño del, 251-55Johnson,297

N. módulo- 292rizado.282

sincrónico, 286Contador asincrónico, 283Contado¡ autocomenzante, 254Contador BDC, 284-290Contador bina rio, 251, 282, 287

con carga en paralelo, 291Contador creciente decreciente. 283. 287Contador de ani l lo , 297

final conmutado, 297Contador de datos, 538Contado¡ de N módulos, 292Contador de rizado, 282Contador del programa, 359Contador Johnson, 297Contador s incrónico, 286Control conectado o alambrado. 426

diseño del. 439-458. 503ejempio det,431-452

Cont¡ol condic ional , 332Control del microprograma, 426, 430, 441

del computador,SCT-12del CPU,468-71del o¡ocesador. 447 -49ejemplo, ¡t41-46

6.12 tNDtcE

( l r rntro l del Pl ,A, 126,429,461ejemplo, 461-64, 503-07

Control del procesador, 447Controlador del contado¡ de anillo, 42?Conversión binar ia a decimal , 206Conversión de base de números, 7-9Conversión entre códigos, 130-162Cor recc i ón BDC, 167C o r r i e n t e . 5 8 l( lP (¿ 'er Pulsos de re lo j )CPL i , 372 , 528C r i s t a l , 527Cuadrados adyacentes, 77-81

Da tos dec ima les ,343I)atos no numéricos. 348Decimal codi f icado ón binar io, 18Decod i f i cado r , 171

BDC a decimal , 174-75BDC a s iete segmentos, 155con entrada de act ivadora, 178conf ig 'uración, 176

IJecodi f icador rdemult ip lexor, 178lJecremento, 329UemUl t l p l eXo r , 1 / iDesplazamiento ar i tmét ico, 34 1Desplazamiento c i rcular , 403Dragrama de estado, 227Diagrama de estado de contro l , 437-39Diagrama de secuencia de tiempo, 30,D iag rama de Ve i t ch , 75 -114Diagrama de Venn, 44Diodo, 584D i p , 3 1D i recc i ón , 301Dirección de bi furcación, 469Dr recc ión de memor i a , 301Dirección de retorno, 467,547Di rección directa, 354 -55, 540l) i rección efect iva, 542Di ¡eccionamiento indexado, 543Direccionamiento indirecto, 543Di reccionamiento re lat ivo, 541D isco F ioppy ,569D iseño de l c i r cu i t o , 477D iseño de l s i s t ema , 477D iseño l óg i co , 477Diseño iógico de contro l , 423Diseño lógico del procesador, 372Dis ipación de potencia, 68, 581D i s p a r o . 2 l 6D i spa r , , de l os f l i p f l ops , 216Disposi t ivo de entrada, 3D i spos i t i vo de sa l i da , 3Drenaje. 605D T L , 5 ; 9

compuerta básica, 586compuerta modi f icada, 587

I l ua l i dad ,4 l

EAROM, 188EBCDIC , 21 -22E C L , 6 2 , 5 7 9

compuerta básica de, 600Ecuación de estado, 228

diseño de, 225

Ecuaciones de entrada, 230Electrónica, 579Elemento de ident idad, 36Elemento verdadero,/complemento, uno,/cero,

385Emiso r , 581En lace ,562

traslerencia con, 56l l -64Entrada de carga, 2?0Entrada di recta de puesta a cero,223Entrada en ser ie, 273EPROM, I 88Equivalencia, 56-59Escr i tura, 301Esc r i t u ra de memor i a , 30 : tEstad<¡, 20flF lstado de al ta impedancia, 525, 570Estado de esp€ra,53lEstado invál ido, 249Estado no usado, 246Estado presente, 226Estado s iguiente, 226Exponente, 346

FA { r c r Sumado r comp le to ¡Fam i l i as l og i cas de C I , 62 ,589

caracter íst icas de, 69-70niveles de vol ta ie. 6b

FetFlanccr negat ivo, 277 -18F lanco pos i t i vo , 217 -18F I i p - f l o p , 2 1 0

circui to básico del , 2 lCecuación caracter íst ica, 214tabla caracteristica, 214tempor izado, 212acoplado di rectamente, 210entradas di rectas del , 223t ipo D, 213de disparo por flanco,22Itabla de exci tación, 237-39fünciones de entrada, 230t ipo JK, 214maestro esclavo, 218t i po RS , 212 -13disparo del, 216t ipo T, 216

Fl ip- f lop D, 213disparo por f lanco, 221

F I ip-fl op disparado por flanco, 221 -23Fl ip- f lop JK,2l4

maestro esclavo, 218Fl ip- f l op :naestro esclavo, 918-20Fl ip- f lop RS, 212-13Fl ip- f lop T, 216F lip-fl op tempo rizado, 212Flujograma, 425Flujo magnét ico,309Formas canónicas, 49-54

conveis ión entre, 53-54Fo¡mas no degeneradas, 9?-98Formas normal izadas, 54-55Formato de datos, 483Formato de instrucción, 353, 483, 532FPLA, 198Fuente, 605

424

-

Func ión de Boo le . { ¡ ' 19comp lemen to de . 1S '19con f iS ' u rac i ón .16 -1 is i m P l i l i , a c l l r l { ; ' l i . ; itabla c le \ crd.rd. - l Í i

Func ión de con t ro l . 318 . 320¡ ¡ ¡ 1 ¡ l i ¡ i 1 , ¡ 1¿ ¡ | . ; 1 : 32

Fu r . r c i o t . i pa r . t i i . 1 ¡ 1Func io t r de p l an ime t r í a , 470F unc iones de ' n t r ada , 2 l l 0Func iones de equ i va lenc ia , l ' 18 -5 : lF u n c i o n e s L S I :

acceso di recto de memoria, 569-7 '1arreglo Iógico programable ' 195-98i n t e r c ¡ r n e x i o n d e c o m u l r i c a c i o n e n s e r i e .

;-r6á -68interconexi i rn de entrada l - sal ida,

á59-60, 569in te r conex ión pe r i l é r i ca en pa ra l e l o ,

á62-6ómemoria de acceso aleator io, 300-312'

55'1-55memoria de solo lectura, l f l8-95. 555-56microcomputador, 521-24microprocesador, 526-30microprocqsador de un grupo de bi ts ,

; ]77, :179receptor. t rasmisor, asincrono, 501secuer ic iador del microprograma, 464-68unida, l procesadora, 268-77, 401-06unidaC procesadora centra l , 468-71,

499- i ;03, 528-30Func iones MSI :

acumu lado r , ' 106 -17codi f icador, i77-80codi f icador de Pr ior idad, 180, 552comparador de magni t r rd, 170-71contador,Johnson, 297contadores, 282-92decodi f icador, lT l -?2demu l t i p l exo res , 177 -78generador de arrastre poster ior , 164-65memoria de acceso aleator io, 300-312,

554-55memoria de solo lectura, 188-95, 554-55mult ip lexor, 181-83regist ru, 265 -?oregistro de desplazamiento, 399-401,

272-78separador de bus, 524-25sümador BDC, 167-69sumador b inar io, 161-62unidad ar i tmét ica lógica, 392-93, 393-94

Ganancia de corr iente DC' 583Garant ía de bus, 570Gene¡ador de par idad, 153Cenerador de re lo j , 478

Habi l i tac ión de interrupción, 551Habi l i tac ión de memoria, 308Habi l i tar (o act ivar) , 177,182H T L , 5 0 8

I, , ,O AISLADO,I ' L,62, 589

compuerta básica de, 589

I N D T C E 6 3 3

[ - L ( c r - ¡ n t . lin terconexión de. 59()

I O ais lado de, 560-61I m p l i c a c i ó n . 5 6 - 5 7Impl íc i to, 3ó{. 5.1t)h r c remen to , l l 29Indicación de cero. ; l9t i -97, 408Indicador, 538Indicador de pi la, 5.1 i1-44Indicador de polar idad, 66Ind i cado r d i nám ico , 213Inlbrmación binar ia, 317Inlormación discreta, 1Inh ib i c i ón ,56 -57Instrucción de movimiento, 535Instrucci<in de omisión, 1U9, 536Instrucción de sal to, 536Instrucciones de computador, 353, 482, 53?

t ipos de. 1135Instrucciones de entrada-sal ida, 484-488Instrucciones de referencia de memoria,

'183-84Instrucciones de re lerenóia de registros,

483, 48¡lInstrucciones de t ipo de contro l , 535Instrucciones de t ipo operat ivo, 5 l l5Instrucciones de t ipo t rasferencia, 5 l l i rIntegración a escala mediana, 32Integración a gran escala, 32Integración en pequeña escala, 32Interconexión de entrada y sal ida, 559-69Interconexión en ser ie, 565Interconexión per i fér ica, 562Interconexión per i fér ica en parale lo, 562Interconexión programable, 519, 559In te r rupc rón ,549

pr ior idad de la, 551Interrupción vector , 550Inverso, 37Inversor, 39

Lectura, 30l , 326-27, 526, 530Lectura de memoria, 304Lectura destr t ¡ct iva, 303Lenguáje de registros, 318Ley asociat iva, 36Ley conmutat iva, 37Ley dist r ibut iva, 37Libro de datos, 201-02Li fo, 465L i t e ra l , 97Lógica alambrada, 594, 604Lógica binar ia, 26-27

def in ic ión de, 27Lógica combinacional , 120

con decodi f icadores, 176-77con MSIy LS I , 159con mul t ip lexores, 184-85con PLA, 198-201con ROM, 190-93

Lógica de diodos y t ransistor (uer DTL)Lógica de emisor acoplado (uer E CL )Lógica de inyección integrada (¿ 'e¡ I r L)Lógica de registros, 316Lógica de reÁistencia y t ransistor (uer RTL)Lógica de t ransistor- t ransistor , (uer TTL)

Lógica de umbral a l to, 588

-1 '

I634

!i

&

r+*,*.'li

I N D I C E

Lógica negativa,64-66simbolos gráficos, 66

Lógica positiva, 64-66Lógica secuencial, 208' configuración, 270-72

de cont¡ol, 426sistema digital, 316

LSI, 32

Lleva final de reinicio, 14

M (uer Palabrá de memoria)Macrooperación, 356Macrooperaciones lógicas, 318-330Manipulación algebraica, 47-48Mant isa ,345Mapa de direcciones de memoria, 556Mapa de Karnaugh, 75Mar ,302Margen de ruido,69,581Máscara, 350MBR,302Memoria:

acceso aleatorio, 305acceso secuencial, 305circuito integrado, 306-082 puertas, 379lectura solamente, 188-95núcleos magnéticos, 308-312pila de, 544tafin,377tiempo de acceso, 305volát i l , 305

Memo¡ia de circuito integrado, 306-08Memo¡ia de control, 430

que se puede esc¡ibir, 430Memoria de dos puertos, 379-80Memoria de núcieos magnéticos, 303, 308-312ll f emoria de sólo lectu¡a, 188

con lógica combinacional, 190-94en lógica de control, 430,443,469, 508tabla de verdad. 193tipos de. 194-95

Nf emoiia dei programa,520Memoria tapón. 377Memoria volát i l , 30sMétodo clásico, 160Método de McClusky-Quine, 105Método del mapa, 75

versiones alternas, 113, 114Método del tabulado, 105Microcomouta dor, 521-24Mic¡oinst iucción. 430

campo de. ,1.15Microoperaci¡ in.317

ar i tmét i . ta .327desplazarpiento, 332lógica, 330trasferencia entre registros, 319

Microoperación ari tmética, 318-329Microoperación de desplazamiento, 318,

332aritmética, 341lógica, 352

Macrooperaciones lógicas, 318-330Microprocesaclor, 526

comnnicación I i O, 560-61

Microprocesador (c ont.)conexión de memoria, 557-58instruccioned, S34-39organización del, 528-30secuenciamiento del, 531-34señales de cont¡ol, 526-28

Microprocesador de un grupo de bits, 3?6-79Microprogram a, 430, 444, 449Microprograma simbólico, 444Minuendo,6Modo de empobrecimiento, 605Modo de enriquecimiento, 605Modo de registro, 540Modo inmediato,540Modos de di¡eccionamiento, 539

de página ce¡o, 541de página presente, 541directo, 540implicado,540indexado,543indirecto, 543inmediato, 540registro de, 540registro base, 543registro indirecto, 549relat ivo, 541

M O S . 6 2 . 5 7 9compuerta básica, 606-08

MOS complementado (uer CMOS)M S I , 3 2Mult iplexor, 181

confi guración con, 184-85Mult iplexor digital, 181Mul t ip l i cac ión ,6 , 452Mult ipl icación binaria, 452Mult ipl icador, 6, 453Mult ipl icando, 6, 453Mult iprocesador, 522, 57 4MUX (uer Mult iplexor)

NAND.56-60-61NOR,56-60NOR exc lus ivo . 56-59Normalización. 347N O T , 2 7Notas de apl icación,Número polarizadoNúmeros binarios, 4-6

complemento de, 1complemento de. 2conversión de, 7-9

Númerol decimales. 4conversión a binario, 7-9complemento de 9, 12complemento de 10, 1l

Números hexadecimales, 5-6conversión a binario, 10

Números octales, 6conversión a binario, 9conversión a decimal, 8-9

Operac ión ,355Operaciones de registro, 498Operaciones lógicas, 55-57Operador binario, 36Operador de remplazo, 320o R , 5 4OR.AND- INVERTIDO. 98

)

tNDtcE 635

OR+¡c ius : r ' : . i 64 icon f rg ; : ac : r : . . 1 . 1 r3É..1: .c:one-{ . ^+i- i :

Orga:r lz :c:on c ie memorla. ó54Organ l zac :on de l bus . 3 i+Organ: zac :o: , dei contro l , 426-31Organrzac:on del procesador, B?3

Pág ina ce ro ,5 . l l. Págrna presente,541

Pa lab ra . 188 ,300Palabra de contro l , 401. 430Palab¡a de memoria. SiFPalabra lógica,352'

lógica negativa, 64-66lógica posi t iva, 64-66

Pan!_alla de siete segmentos, 155Par Dar l inston. SgfPar de registros. 529Pas t i l l a . 3 lPastilla de hilera doble. g1Pastilla de microcomputador, 5lgl 'ast l l la p lana, 31Past i l la RAM, Sb4-55Pi la. 465. 544Pi la de memoria. 544Pi la de registro. 46bPi la inser iada , 467.549-46PLA, 195Po la r i dad l óe i ca .65Poner a cero. '52?Poner a uno el b i t P. 34gPostulado. 36Postulados de Hunt ington, 3g. l ' restar . 127Primerós impl icados, 105

esenciales. l l2Pr ior idad del operador. 43P¡ocesador de datos, 424Producto de sumas. bS-86Producto de términos máximo\, b3Producto normal izado. 50Producto velocidad potencia, 591P¡om. 194

F*ll;r8:# arrastre, 162Puesta a cero, 210Pulsos de re lo i , 20gPunto f i io . 334Punto flótante, 34b

normal izado, 347Punto radical , 334

Radical . bRaíz base, 5Ralu, 376R a m . 5 1 9Ram de CI, 306. 5bsReconoc im ien to de i n l e r rupc ión . 527 , 550_51¡reoucclon oe estado. 231Reg ión ac t i va ,582Región de satu¡ación. 5g3Reg i s t r o ,23 -24 ,266

^ .con carga en parale lo, 267Kegrst ro acumulador. 380-490

d i seño de l , 406 -17Registro base. 543

Registro base (conf. )d i ¡eccionamiento del , 548 r

Registro canalizador. 4?0Registro de almacenamiento, 300Registro de condic ión. 396Registro de desp^la-zamiento (s h i ft er r, 374 -7á

orseno del. 3ggRegistrode desplazamiento (shi f ter register) ,

272bidi ¡eccional , 2?6-7g

^ .con carga en parale lo,276_7gHegistro de di rección. B0lRegistro de dirección de control, 442Registro de direcciones de memória, g0¡. ¿g0¡(eglstro de instrucción, 359, 491íeglst¡o cle memoria, 800, 925Registro de salida, .f{it -g2Registro indice. b42Registro indirecto, bg8. bSgRegistro secuenciador. '427

-- .ejemplo de control, 452_60Keglstro separador de memoria. 903, 4g0Keg¡stro acumulador, 380, 480

diseño del. 406-17Registros de ent¡ada, 481-g2Regreso de la subrut ina, 546-49Reloi . 526Reloj'maestro, 2Og. 478Representación de s i gno

Requis ic ión de. int 'errupción. 522-bSOñequts lc lon del bus. 570Resistencia. 581Retardo.de propagación, 68, 5glKeverslon de hlstéresls. 309Rom programable, 1g4Rom (uer Memoria de sólo lectura)RTL ,579

compuerta básica de, 5g5

Sac.ar de Ia p i la, 468.544-46Sal lda en ser ie, 273Secuencia de t iempo. 2gbSecuencia de t iempo y cont ro l , 489-g0secuenc lado ¡ . 466Secuenciador del microprograma. 464Segulctor de emisor. 600Selección de memoria, 306Se lecc i on de pas t i l l a . 554Selector de dátos, 18ilemiconductor de óxido de metal (uer MO S )Señal b inar ia, 28-29Señal de al to n ivel . 63. 580Señal de bajo n ivel , 63, 580Seña l de l i s t o , 531Señales de t iempo. 296. 49ISeparador de bus. 524-25Signo complemento de 1. 335Signo complemento de 2. 33bSigno complemento de g, 331Signo complemento de 1ó, 344Signo magni tud, 432-41. 33bS i s tema d ig i t a l . l - 2Sobrecapacidad, 339

bi t de condic ión. 396-97Sondeo. 552S S I , 3 2Subrut ina de l lamado. b46-4g

j i'' 1l I'

636 INDICE

Suma aritmética, 335-3ESuma binaria, 336Suma de productos, 55-86Suma de términos mínimos, 51Suma en se¡ie. '278Suma normalizada, S0Sumador,

B D C , 1 6 7binario, 160complemento de 2, 340completo, 125-27decimal, 166en serie.279medio, 123-24paralelo. 161signo magnitud,432-41

Sumador BDC, 167-69Sumador binario. 161Sumador'compleío;126Sumador decimal, 166Sumador medio, 123Sumador paralelo, 160-61

con arrastre poste¡ior, 1&5-66Sumador sustractor, 388-90, 432-41Sumando,6Sust¡acción,6, 387

con sigrro complemento de 2,con signo magnitud,

Sustractor, l2?completo, 128medio, 128

Sustractor completo, 128Sust¡actol medio, 128Sustraendo, 6

Tabla de estado.226Tabla de estado de control, 499-461'fabla

de excitación, 237-39'Iabla de verdad, 27 -28-43

Tabla del programa del PLA, 198-2faDlero de clrcultos rmpresos,524I e le rmpreso¡a .481TeletiDo. 568Tmrema de De Morgan .42-45-49Término del producto. i96Término mái imo,50

'

Término mín imo,50Tiempo de acceso, 305Tiempo de bit, 276Tipo de circuito inregrado:

10102 641010; 642901 3792910 4644002 644002 644022 2997400 647404 647442 17674i5 2677485 r7l74185 2057487 4187490 28474138 174;.1148 180

Tipo de circuito integrado (cont.):'74157 r8274161 nr74175 26774182 16574194 276745281 50174283 1618080,/95 5288X02 46482583 169825100 1969408 4U

Toma de ciclo, 5?0Trasferencia, 56-57Trasferencia de bus, 392Trasferencia de memoria, 325Trasferencia DMA, 559, 5?1-74Trasferencia en paralelo, 26?-68Trasferencia en ierie, 273Trasferencia entre registros, 24-26,. B1gTrasferencia I,/O directa, 563Trasfbrmación de código, '469, 5 I ITransisto¡, 581

carac ter is t i cas ,53 lci¡cuito del, 582-85

Transistor de juntura, 581Transistor M O S, 605-607Transistor Schottky, 598T¡asmisión asincrónica, 567-68Trasmisión sincrónica, 566Tri estado, 599"tTL,62,579, 591

colector abierto, 592Schottky, 70, 597serie1400, 63normalizada, 70,591tres estados, 599poste totémico, 600

TTL Schottky, 70, 592, 598

UART,5O2Un flip-flop por estad,o,427-29

ejemplo,439-41Unidad a¡i tmética lógica, (uer ALU)Unidad de control, 503-512llnidad de memoria, 300-306

ejemplos, 306-312Unidad mult ipl icadora, 452-460Unidad procesadora, 401

control de, 447Unidad procesadora central, 37 2, 528Unipo la r ,581

Varidble binaria,2TVariable de Boole, 38Variable de t iempo, 358V L S I , 3 2Voltaje,582\¡oltaje umbral, 605

XOI t ( r 'e r OR-Exc lus ivo)

Ir't